「FLIP FLOP」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To provide a flip-flop circuit for scanning operated at higher speed by suppressing increase of a delay time, and to provide an integrated circuit scanning method which uses the flip-flop circuit for scanning.例文帳に追加

遅延時間の増加を抑えて、より高速に動作するスキャン用フリップフロップ回路と、このスキャン用フリップフロップ回路を用いた集積回路スキャン方法とを提供する。 - 特許庁

Since a layer containing the flip-flop type pigment is translucent, a light reflection layer can be seen through the layer, and luminosity of a metal tone and a feel of the flip-flop can be obtained simultaneously.例文帳に追加

フリップフロップ性顔料含有層が半透明である為、該層越しに光反射層が見え金属調の光輝性とフリップフロップ感が同時に得られる。 - 特許庁

The flip-flop model 10 comprises a circuit characteristics data 14, where an intrinsic delays and set-up times are adjustable, and physical data 15 which physically realizes this flip flop.例文帳に追加

このフリップフロップモデル１０は、固有遅延およびセットアップタイムが調節可能な回路特性データ１４と、このフリップフロップを物理的に実現可能とする物理データ１５とを備えている。 - 特許庁

A flip-flop FF is connected to the input side of the bidirectional pin and the output of the flip-flop is connected to the output side of a nearby bidirectional pin.例文帳に追加

双方向ピンの入力側にフリップフロップＦＦを接続し、前記フリップフロップの出力は近傍の双方向ピンの出力側に接続する。 - 特許庁

A determination output for determining whether the load is light or heavy is formed from the output of a D flip-flop 302 with a one shot multi-vibrator 309 and a D flip-flop 310.例文帳に追加

Ｄフリップフロップ３０２の出力から、ワンショットマルチバイブレータ３０９、Ｄフリップフロップ３１０により、重負荷か軽負荷かの判定出力を形成する。 - 特許庁

An AND gate 54 conducts the AND operation of the output Q1 of the first delay flip flop 51 and the output Q2 of the second delay flip flop 52.例文帳に追加

５４は第１の遅延フリップフロップ５１の出力Ｑ１と第２の遅延フリップフロップ５２の出力Ｑ２との論理積演算を行なうＡＮＤゲートである。 - 特許庁

As the volt of the bit line is adjusted in accordance with offset voltage of the flip-flop, voltage in accordance with potential difference of the bit line can be outputted without being affected by offset voltage of the flip-flop.例文帳に追加

フリップフロップのオフセット電圧に応じてビット線の電圧を調整するため、フリップフロップのオフセット電圧の影響を受けることなく、ビット線の電位差に応じた電圧を出力できる。 - 特許庁

In the logical circuit 20, data for the first transfer are operated without inversion, the result is held in a fourth flip-flop 32, data for the second transfer are inverted and operated, and the result is held in a third flip-flop 31.例文帳に追加

論理回路２０では、転送１回目のデータが反転されずに演算され、この結果が第４フリップフロップ３２に保持され、転送２回目のデータが反転されて演算され、この結果が第３フリップフロップ３１に保持される。 - 特許庁

To provide a method for forming a brilliant coating film extremely reduced in brilliancy irregularity, capable of obtaining the enhancement of flip-flop properties when a brilliant pigment having flip-flop properties is used and imparting a brilliant feeling, and a coated article.例文帳に追加

光輝ムラが非常に少なく、さらにフリップフロップ性を有する光輝性顔料を用いた場合にはフリップフロップ性の向上が得られる光輝感を与える光輝性塗膜形成方法および塗装物を提供する。 - 特許庁

An STA unit 5 calculates a setup slack that is a margin of setup time of flip-flop, based on a current design value of clock latency of flip-flop.例文帳に追加

ＳＴＡ部５は、フリップフロップのクロックレイテンシの現在の設計値に基づいて、フリップフロップのセットアップ時間のマージンであるセットアップスラックを算出する。 - 特許庁

To realize a small-sized high-speed multiplexer for multiplex transmission at a low cost that requires no high-speed flip-flop whose processing speed exceeds a limit of the operating speed of a flip-flop.例文帳に追加

高速動作するフリップフロップが不要で、フリップフロップの動作速度限界を超える高速な多重伝送用多重化装置を、低コストかつ小型に実現すること。 - 特許庁

Thus, an output side error detection circuit 34 compares data held in the fourth flip-flop 32 with the data held in the third flip-flop 31, and an error is output when the data differ from each other.例文帳に追加

これにより、出力側エラー検出回路３４によって、第４フリップフロップ３２に保持されたデータと、第３フリップフロップ３１に保持されたデータとが比較され、各データが異なるときにはエラーが出力される。 - 特許庁

To provide a scan flip-flop capable of reducing the number of transistors without introducing a deterioration of an operation speed at the normal operation, and to provide a scan test circuit using this scan flip-flop.例文帳に追加

通常動作時の動作速度の低下を招くことなくトランジスタ数を削減することのできるスキャンフリップフロップ、およびこのスキャンフリップフロップを用いるスキャンテスト回路を提供する。 - 特許庁

Similarly, if the disturbance light is present, -Q output of the flip-flop circuit 102 is input in clear terminals CL of the flip-flop circuits 96-98 and the memory loop is composed.例文帳に追加

同様に、外乱光がある場合には、各フリップ・フロップ回路９６〜９８のクリア端子ＣＬにはフリップ・フロップ回路１０２の−Ｑ出力が入力され、記憶ループが構成される。 - 特許庁

An output from the comparator 14-2 is fed to a reset terminal of the RS flip-flop 16-1 and to a set terminal of the RS flip-flop 16-2, thus sharing the comparators.例文帳に追加

比較器１４−２からの出力をＲＳフリップフロップ１６−１のリセット端子に供給するとともにＲＳフリップフロップ１６−２のセット端子に供給して比較器を共有する。 - 特許庁

J-th flip-flop (22-1) and J+1-th flip-flop (22-1) are disposed in a first line (R1) adjacent to each other in the first direction (DR1).例文帳に追加

Ｊ番目のフリップフロップ（２２−１）とＪ＋１番目のフリップフロップ（２２−１）とは、第１の方向（ＤＲ１）にて隣接する第１の列（Ｒ１）に配置される。 - 特許庁

The edge signal is generated by detecting the change of the ordinary video signal by a flip-flop and by resetting the flip-flop by a carry signal of a counter.例文帳に追加

エッジ信号は、フリップフロップが通常ビデオ信号の変化を検出し、カウンタのキャリー信号が該フリップフロップをリセットすることで生成される。 - 特許庁

The clock signal CKB1 is held in the flip-flop circuit 105 while synchronizing to the inspection clock signal A1, the inspection pattern signal PAT_A is held in the flip-flop circuit while synchronizing with the inspection clock signal A2.例文帳に追加

クロック信号ＣＫＢ１は、検査クロック信号Ａ１に同期してフリップフロップ回路１０５に保持され、検査パターン信号ＰＡＴ＿Ａは、検査クロック信号Ａ２に同期してフリップフロップ回路１０４に保持される。 - 特許庁

The clock signal is supplied to the first flip-flop 2 via a phase control circuit 4, out of the first and second flip-flop 2, 3 provided in both ends of a tested circuit 1 desired to conduct the operation test.例文帳に追加

動作テストを行いたい被テスト回路１の両端に設けられた第１および第２のフリップフロップ２、３のうち、第１のフリップフロップ２に位相制御回路４を介してクロック信号が供給されるようにする。 - 特許庁

An information reproduction device is equipped with the electronic circuit which uses the output of the first flip-flop as input, and a notification signal based on the output of the second flip-flop as input of a suppression signal.例文帳に追加

また前記第１のフリップフロップの出力を入力とし前記第２のフリップフロップの出力に基づく通知信号を抑制信号入力として用いる電子回路を具備した情報再生装置。 - 特許庁

The output for the write data D flip-flop 7 is selected when the output for the write control signal D flip-flop 5 indicates the write, and readout data is picked up on an output terminal 14.例文帳に追加

そして書き込み制御信号Ｄフリップフロップ５の出力が書き込みを示す場合に書き込みデータＤフリップフロップ７の出力が選択されて、読み出しデータが出力端子１４に取り出される。 - 特許庁

A reset signal RS is inputted from the external input terminal of the flip-flop 31-1 of the first stage, and the reset signal is sequentially transferred from the external output terminal to the flip-flop of the next stage.例文帳に追加

初段のフリップフロップ３１−１の外部入力端子からリセット信号ＲＳを入力し、外部出力端子から順次次段のフリップフロップにリセット信号を転送する。 - 特許庁

Set and reset flip flop operations are executed by the set light pulse S and the set light pulse R, in the optical SR flip flop 101, and an output light Q is obtained therein.例文帳に追加

光ＳＲフリップフロップ１０１では、セット光パルスＳとリセット光パルスＲにより、セットリセットフリップフロップ動作が行われ、出力光Ｑが得られる。 - 特許庁

On the basis of the SEL signal, a data selecting part 80 selects and outputs either the (p) data outputted from a flip-flop P 72 or (n) data outputted from a flip-flop P 74.例文帳に追加

このＳＥＬ信号に基づいて、データ選択部８０は、フリップフロップＰ７２より出力されたｐデータ、または、フリップフロップＰ７４より出力されたｎデータを選択し、出力する。 - 特許庁

Other chips 101' accommodated completely in the space between the wiring board 103 and the semiconductor chip 101 flip-flop-connected to this wiring board are flip-flop-connected with one another.例文帳に追加

配線基板１０３とこの配線基板にフリップチップ接続された半導体チップ１０１との間の空間に完全に収納される他の半導体チップ１０１′をフリップチップ接続させる。 - 特許庁

A first flip flop 24a outputs an operation signal for controlling a Peltier element 22 to the side of hot storage and, simultaneously, fixes a second flip flop 24b under reset condition when a hot storage switch 12 is operated.例文帳に追加

第１フリップフロップ２４ａは、温蔵スイッチ１２が操作されるとペルチェ素子２２を温蔵側に制御する動作信号を出力すると同時に、第２フリップフロップ２４ｂをリセット状態に固定する。 - 特許庁

Scanning flip-flop circuits 11-1 to 11-j are arranged with every input terminal, output terminal and input/output terminal of respective modules 10 in an integrated circuit, and a module terminal is arranged through the flip-flop circuits 11-1 to 11-j.例文帳に追加

集積回路内の各モジュールの入力端子，出力端子、及び入出力端子毎にスキャン用フリップフロップ回路を設け、フリップフロップ回路を介してモジュール端子を設ける。 - 特許庁

When a timing error is caused in a flip-flop (11) as a result of timing verification, the capacity element (12) configuring a delay circuit is connected to an input side of the flip-flop (11) for the adjustment of the timing.例文帳に追加

タイミング検証の結果、フリップフロップ（１１）にタイミングエラーが生じている場合には、容量素子（１２）で遅延回路を構成してフリップフロップ（１１）の入力側に接続し、タイミング調整を行う。 - 特許庁

A logic circuit 12a and a flip-flop FFa are formed in the signal processor, and a reversed logic circuit 12b and a reversed flip-flop FFb are formed in the reversed signal processor.例文帳に追加

信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。 - 特許庁

On the other hand, the second flip flop 24b outputs an operation signal for controlling the Peltier element 22 to the side of refrigeration and, simultaneously, fixes the first flip flop 24a under reset condition when a cold storage switch 14 is operated.例文帳に追加

また、第２フリップフロップ２４ｂは、冷蔵スイッチ１４が操作されるとペルチェ素子２２を冷蔵側に制御する動作信号を出力すると同時に、第１フリップフロップ２４ａをリセット状態に固定する。 - 特許庁

If flip-flops separated at a predetermined distance or more are existed in the case of constituting a scanning shift register by connecting flip-flops FF1 to FFi+1 for constituting a logic circuit, a transit flip-flop FFd is disposed between the flip-flops, and the flip-flops are connected therebetween via the transit flip-flop.例文帳に追加

論理回路を構成するフリップフロップ回路を接続してスキャン用シフトレジスタを構成する際に、所定の距離以上離れているフリップフロップ回路が存在した場合には、そのフリップフロップ回路間に中継用のフリップフロップ回路（ＦＦｄ）を配置して、この中継用フリップフロップ回路を介してフリップフロップ回路間を接続させるようにした。 - 特許庁

Wiring patterns 3a and 3b are arranged at the both sides of a wiring pattern 2 connecting the data output terminal of a flip flop and the input terminal of a flop flop in the next stage so that cell layout configuration can be realized.例文帳に追加

フリップフロップのデータ出力端子と次段フリップフロップの入力端子を接続する配線パターン２の両隣に、配線パターン３ａ，３ｂを配置するセルレイアウト構成とする。 - 特許庁

In the hold error countermeasures process, back trace from the second flip flop to the first flip flop between the flop flops whose hold error value is the maximum is executed, and the first hit part where it is possible to facilitate countermeasures to the hold error is retrieved, and this is judged as the optimal hold error countermeasures part.例文帳に追加

また、ホールドエラー対策工程では、ホールドエラー値が最も大きいフリップフロップ間の第２フリップフロップから第１フリップフロップにバックトレースして行き、最初に当たるホールドエラー対策可能箇所を検索し、これを最適なホールドエラー対策箇所とする。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

Scanning only flip-flops 10 and 11 for reducing the wiring delay are inserted between an input pad 5 for test data and the first-stage flip-flop 8 on a scan chain, and a scanning only flip-flop 12 for reducing the wiring delay is inserted between the last-stage flip-flop 9 on the scan chain and an output pad 6 for the test result.例文帳に追加

テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるためのスキャン専用フリップフロップ１０，１１を、スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるためのスキャン専用フリップフロップ１２をそれぞれ挿入する。 - 特許庁

When an output signal from the D flip flop SETCNT0 in the last stage out of D flip flops SETCNT0 to 8 in the plurality of stages is in a high level, a Q output from the D flip flop SETCNT0 in the last stage is inverted and output from a toggle flip flop 5 as a frequency division signal DIVOUT.例文帳に追加

複数段のＤフリップフロップＳＦＴＣＮＴ０〜８のうち最終段のフリップフロップＳＦＴＣＮＴ０からの出力信号がハイレベルのときに、最終段のフリップフロップＳＦＴＣＮＴ０からのＱ出力をトグルフリップフロップ５から分周信号ＤＩＶＯＵＴとして反転出力する。 - 特許庁

The logic state of the flip-flop is examined, by retaining the logic state of the flip-flop and switching the operating mode of the semiconductor device being subjected to synchronization design, from the normal mode to the scan mode at an arbitrary time, and a normal operating article is compared with an abnormal operating one, thus specifying nonconforming flip-flops.例文帳に追加

同期化設計された半導体装置の動作モードを任意の時刻で、フリップフロップの論理状態を保持しつつ、ノーマルモードからスキャンモードに切り替えて、フリップフロップの論理状態を調べ、正常動作品と異常動作品の比較をすることで不具合フリップフロップを特定する。 - 特許庁

Each display unit 1 is arranged with flip-flops 10 and 11 in series at an output point of a shift register 5 and is provided with an AND gate 12 for receiving the inversion of the output of the flip-flop 10 and the output and input of the flip-flop 11.例文帳に追加

各表示ユニット１において，シフトレジスタ５の出力点に，フリップフロップ１０，１１を直列に配置し，フリップフロップ１０の出力の反転とフリップフロップ１１の出力との入力を受けるアンドゲート１２を設けた。 - 特許庁

Monitoring flip-flops 2, 3 for latching an output from a functional flip-flop 1 constituting an application circuit are provided, and a selection circuit for outputting selectively each value of the flip-flops is provided.例文帳に追加

アプリケーション回路を構成する機能フリップフロップ１の出力をラッチするモニタ用フリップフロップ２，３を設け、このフリップフロップの値を選択的に出力するための選択回路を設けた。 - 特許庁

The operation is performed relative to all the flip-flops, This matter is scanned relative to all the flip-flops and the result is compared with a map at a design time, and thereby an un-operated flip-flop or a coverage rate can be acquired.例文帳に追加

これを全フリップフロップについて走査し、設計時にマップと対比して、不動作のフリップフロップやカバレッジ率を得ることが出来る。 - 特許庁

When the flip-flop RFF2 is driven by a negative edge of the clock signal and retains data when the clock signal is at a high level, the controller 2 controls the clock control circuit 3 to supply a high level clock signal to the flip-flop RFF2 after an input clock signal is fixed and before the flip-flop RFF2 retains data.例文帳に追加

フリップフロップＲＦＦ２がクロック信号のネガティブエッジで駆動し、かつクロック信号がハイレベルの時にデータを保持する場合、コントローラ２は入力クロック信号を固定した後、フリップフロップＲＦＦ２がデータを保持する前に、フリップフロップＲＦＦ２にハイレベルのクロック信号が供給されるようにクロック制御回路３を制御する。 - 特許庁

The method of designing a semiconductor IC comprises a step of preparing cells, each including flip-flop circuits and spare transistors, a step of designing the circuit using these cells, and a step of timing adjustment, if it is necessary in the flip-flop circuits, by connecting the spare transistors to the flip-flop circuits.例文帳に追加

半導体集積回路の設計方法は、フリップフロップ及び予備のトランジスタを含むセルを作成し、該セルを用いて回路を設計し、該フリップフロップにおいてタイミング調整が必要な場合に該予備のトランジスタを該フリップフロップに接続することでタイミング調整を実行する各段階を含む。 - 特許庁

This sequential circuit (flip-flop) is constituted of a master side flip-flop comprising an inverter 2 and a clocked inverter 3, a slave side flip-flop comprising NAND gates 5 and 12 and a transfer gate 11, a transfer gate 4 connecting them and a transfer gate 1 on the input side.例文帳に追加

この順序回路（フリップフロップ）は、インバータ２、クロックドインバータ３によって構成されるマスタ側フリップフロップと、ナンドゲート５、１２およびトランスファゲート１１によって構成されるスレーブ側フリップフロップと、それらを接続するトランスファゲートチ４および入力側のトランスファゲート１とから構成される。 - 特許庁

When the output of the flip-flop 57 is selected as an output of the multiplexer 58 in accordance with information included in configuration information, the flip-flop 57 is brought into enable state and when the output of the combination logic circuit is selected, the flip-flop 57 is brought into disable state.例文帳に追加

そして、コンフィギュレーション情報に含まれる情報により、マルチプレクサ５８の出力としてフリップフロップ５７の出力が選択された場合に、フリップフロップ５７がイネーブル状態となり、組み合わせ論理回路の出力が選択された場合に、フリップフロップ５７がディセーブル状態になる。 - 特許庁

To provide a method for designing layout in which required number of flip-flop cells for circuit correction can be secured regardless of the number of clock systems and without deteriorating clock skew of existing flip-flop cells and dummy flip-flop cells by suppressing increase in the number of gates due to addition of dummy cells as much as possible.例文帳に追加

ダミーセルの追加によるゲート数の増加を極力抑え、既存のフリップフロップセルとダミー用のフリップフロップセルのクロックスキューを悪化させることなく、且つクロック系統数の大小に関係なく回路修正に必要な数のフリップフロップセルを確保可能なレイアウト設計手法を提供する。 - 特許庁