「FLIP FLOP」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

A pulse circuit 11 (12), provided to an audio unit provided with an audio input output device, detects input signal picked up by a microphone, and a signal from an earphone or a speaker and gives the signal to a control signal generating circuit 15, consisting of an SR flip-flop and an inverter circuit to control echo cancellation and howling cancellation.例文帳に追加

音声入出力装置を備えた音声機器において、マイクの入力信号とイヤホンやスピーカ信号をそれぞれに用意されたパルス回路１１（１２）で検知し、それをＳＲフリップフロップとインバータ回路で構成される制御信号発生回路１５に入力することによって、エコーキャンセルならびにハウリングキャンセルを制御する。 - 特許庁

In the scan chain reorder information, information defining the start point and end point of a scan chain, information defining the order of cells on the scan chain, the intrinsic names of the respective cells and terminal names, information defining the clock domain and polarity of a scan flip-flop on the scan chain and information defining scan chain reorder propriety information are included.例文帳に追加

スキャン・チェーン・リオーダ情報に、スキャン・チェーンの始点と終点を定義した情報、スキャン・チェーン上のセルの順番と、各セルの固有名および端子名を定義した情報、スキャン・チェーン上のスキャン・フリップフロップのクロック・ドメインと極性を定義した情報、並びにスキャン・チェーン・リオーダ可否情報を定義した情報を含める。 - 特許庁

The detection signal STD from the start signal output detecting circuit 50 and the output C124 from the 124th-stage of the flip-flop 31-124 of the shift register 30 are supplied to a clock stop circuit 60, which stops the input of a clock signal CLKA for a period from the input of the detection signal STD to the input of the C123.例文帳に追加

スタート信号出力検出回路５０からの検出信号ＳＴＤとシフトレジスタ３０の１２４段目のフリップフロップ３１−１２４からの出力Ｃ１２４とがクロックストップ回路６０に供給され、検出信号ＳＴＤ入力からＣ１２４入力までの期間クロックストップ回路６０によりクロック信号ＣＬＫＡの入力が停止される。 - 特許庁

When it is detected that the door is opened and an opening detection switch SW1 is turned ON, an auxiliary power source V_0 inputs a pulse signal to the clock signal input terminal of the flip-flop circuit FF1, inputs a Low signal to a grounded data input terminal, and thus updates stored prescribed Hi data to Low data.例文帳に追加

補助電源Ｖ_0は、扉が開放されたことが検出されて開放検出スイッチＳＷ１がＯＮにされる場合、フリップフロップ回路ＦＦ１のクロック信号入力端子にパルス信号を入力し、接地されているデータ入力端子にＬｏｗ信号を入力することにより記憶された所定のＨｉのデータを、Ｌｏｗのデータに更新する。 - 特許庁

When a RAM test mode signal is inactive, data input lines 210 to 21N are selected by the selectors 230 to 23N, data is supplied to the data input end of the RAM 10A, and the corresponding output of the selectors 230 to 23N is selected by the selectors 540 to 54N and supplied to the scan flip-flop 520 to 52N.例文帳に追加

ＲＡＭテストモード信号が不活性である時にはセレクタ２３０〜２３Ｎによりデータ入力線２１０〜２１Ｎが選択されてデータがＲＡＭ１０Ａのデータ入力端に供給され、さらに、セレクタ５４０〜５４Ｎによりセレクタ２３０〜２３Ｎの対応する出力が選択されてスキャンフリップフロップ５２０〜５２Ｎに供給される。 - 特許庁

In an RTL (Register Transfer Level) logic circuit of a debug function part of an LSI, a dummy module 31 defined as a false path is inserted to designate the false path which does not require to adjust data delay time among paths between an FF (flip-flop) and an external output terminal 30 and between FFs having the same clock source.例文帳に追加

ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。 - 特許庁

In the flip-flop circuit having a master circuit 1 and a slave circuit 2, only the master circuit 1 is provided with a transistor TNR for reset and has a function for stopping a clock signal CK1 during a period for resetting or setting, and the driving ability of the transistor TNR is higher than that of a transistor TP3 provided for holding the data of the master circuit 1.例文帳に追加

マスター回路１、スレーブ回路２を有するフリップフロップ回路において、マスター回路１にのみリセット用のトランジスターＴＮＲを設け、リセット又はセットをかける期間はクロック信号ＣＫ１を停止する機能を有し、トランジスターＴＮＲは、マスター回路１のデータを保持するために設けられたトランジスターＴＰ３の駆動能力より大きい。 - 特許庁

A 2-to-1 selector 12 executes a second selection operation of selecting one of data DATA received by "0" input and "1" input and the output from the 2-to-1 selector 13 based on a synchronous reset signal RB received by the control input and outputting it to a data input terminal D as attachment data to the flip-flop 11.例文帳に追加

２ｔｏ１セレクタ１２は、制御入力に受ける同期リセット信号ＲＢに基づき、“１”入力及び“０”入力に受けるデータＤＡＴＡ及び２ｔｏ１セレクタ１３の出力のうち一方を選択しフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。 - 特許庁

This edge trigger type flip-flop circuit includes a pair of capacitors which are alternately charged and discharged up to the voltage approximate to the value of a supply line, joins a high or low impedance path to the input signal transition of prescribed polarity (e.g. a positive state) in combinations with a small number of switches and triggers the state change.例文帳に追加

本発明は、一対のコンデンサが供給線値に近い電圧まで交互に充放電され、また、少数のスイッチとの組み合わせで、予め決められた極性（たとえば、正の状態）の入力信号遷移に対してハイまたはローインピーダンスパスを与し、状態変化をトリガするエッジトリガ式フリップフロップ回路を提供する。 - 特許庁

To realize multiplexing of data communication of more than four channels while avoiding that phrase deviation occurs among each of divided clock signals, which is caused by an essential problem of a toggle flip-flop (TFF) circuit that initial states is not fixed when a divided clock signal is generated by using the TFF circuit.例文帳に追加

トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるようにする。 - 特許庁

Bonding pads 13 of a logic chip 2 which is flip-flop mounted on a main surface of a wiring board 1 by a face-down method and lands 5a of the wiring board 1 are connected to barrier metal layers 14 and solder layers 15 which are formed on the bonding pads 13 through stud bumps 16s formed on respective lands 5a.例文帳に追加

配線基板１の主面上にフェイスダウン方式でフリップチップ実装されたロジックチップ２のボンディングパッド１３と配線基板１のランド５ａは、ボンディングパッド１３上に形成されたバリアメタル層１４および半田層１５と、ランド５ａ上に形成されたスタッドバンプ１６ｓとを介して接続されている。 - 特許庁

The flip-flop has a first stage in which a reference clock signal and a reset signal are received, and a second stage in which own output node is transitioned to a first level responding to the reference clock signal, and the output node is precharged, responding to the output signal from the first stage corresponding to the reset signal and is transitioned to a second level.例文帳に追加

本発明のフリップフロップは、基準クロック信号及びリセット信号を受信する第１のステージと、前記基準クロック信号に応答して自体の出力ノードを第１のレベルに遷移させ、前記リセット信号に対応する前記第１のステージの出力信号に応答して前記出力ノードをプリチャージさせて第２のレベルに遷移させる第２のステージとを備えることを特徴とする。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

An IC chip 41 is flip-flop mounted on an antenna substrate 30 on which a cutoff line 31 for parting base materials is formed between mounting pads 21b of a base material 11 on which an antenna 21a, mounting pad 21b and mounting pad 21b are formed, and resin-packaged by sealing resin 51 so that a security IC tag 100 can be manufactured.例文帳に追加

アンテナ２１ａと実装パッド２１ｂと実装パッド２１ｂが形成されたベース基材１１の実装パッド２１ｂ間にベース基材分断用切取線３１が形成されたアンテナ基板３０にＩＣチップ４１をフリップチップ実装し、封止樹脂５１にて樹脂パッケージして、セキュリティＩＣタグ１００を作製する。 - 特許庁

A pulse signal generator includes a comparator 17 which detects that an average DC voltage value Vduty of a clock signal CLK exceeds a predetermined reference value VR, and forms a first state signal Din representing such a state; and a logic circuit comprising a D flip-flop circuit 18 which outputs a clock signal CLK being blocked after the first state signal Din rises, and a NAND gate circuit 14.例文帳に追加

クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。 - 特許庁

In the electronic equipment 1, when a high-level first control signal is output by a control part 6, a direct clear input of a D flip-flop 12 becomes low level (a direct preset input is held at high level), while a W output becomes low level, and a switching element 11 is turned OFF to separate a secondary battery 2 from the load of the backup object.例文帳に追加

この電子機器１では、制御部６によりハイレベルの第１の制御信号が出力されると、Ｄフリップフロップ１２のダイレクトクリア入力がローレベルとなり（ダイレクトプリセット入力はハイレベルに保持される）、Ｑ出力がローレベルとなり、スイッチング素子１１がオフされて二次電池２がバックアップ対象の負荷から切り離される。 - 特許庁

The resistor R3 generates voltage corresponding to current ground at both edges, inverters Inv1 and 2 having different thresholds restore the positive and negative edges of a signal inputted at a low potential circuit, and by a pulse detection circuit 12a, an RS (reset-set) flip-flop 13, switching elements Q5 and 6 and resistors R13 and 14 the inputted signal is restored.例文帳に追加

抵抗Ｒ3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータＩｎｖ１〜２によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路１２ａ、ＲＳ（Reset-Set）フリップフロップ１３、スイッチング素子Ｑ5〜6、抵抗Ｒ13〜14によって、入力された信号が復元される。 - 特許庁

The key device includes a D flip-flop for latching the key signal of each output side contact in accordance with power supply ON or reset, and for, when latching the key signal of the output side contact in which contact short-circuit has occurred, turning OFF the transfer gate, and for, when latching the key signal of the normal output side contact, turning ON the transfer gate.例文帳に追加

そして、電源ONまたはリセットに応じて前記各出力側接点のキー信号をラッチし、接点ショートが発生した出力側接点のキー信号をラッチしたときには、該当するトランスファゲートをOFFにし、正常な出力側接点のキー信号をラッチしたときには、該当するトランスファゲートをONにするDフリップフロップを設ける。 - 特許庁

As a result of latency control by the HSLD unit 6, when a peak which is equal to or greater than a threshold remains in the number of sinks in the clock latency distribution, a PAS unit 7 smooths the clock latency of flip-flop within the range not causing the timing violation, based on timing information after recalculation by the HSLD unit 6.例文帳に追加

ＰＡＳ部７は、ＨＳＬＤ部６によるレイテンシ制御の結果、クロックレイテンシ分布においてシンク数に閾値以上のピークが残る場合、ＨＳＬＤ部６による再計算後のタイミング情報により、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシをスムージングする。 - 特許庁

The thermoplastic resin composition used for molded articles having the flip-flop metallic feeling comprises 0.5-49.9 wt% of an aluminum powder having an aspect ratio of 10-100, 0.1-49.5 wt% of interference pearl mica having an aspect ratio of 10-100 and 50-99.4 wt% of a thermoplastic resin.例文帳に追加

アスペクト比１０〜１００のアルミニウム粉０.５〜４９.９重量％とアスペクト比１０〜１００の干渉パールマイカ０.１〜４９.５重量％及び熱可塑性樹脂５０〜９９.４重量％の割合で配合してフリップフロップ性メタリック感を有する成形品に用いることを特徴とする熱可塑性樹脂組成物。 - 特許庁

Output signals from detecting parts 10A, 10B are inputted to a double-input NAND gate 204 through Schmitt triggers 201, 201, and the output of the Schmitt trigger 201 is inputted to a data terminal D of a D-type flip-flop 205, while the output of the Schmitt trigger 202 is inputted to a clock terminal CLK.例文帳に追加

検出部１０Ａ，１０Ｂからの出力信号を、シュミットトリガ２０１，２０２を介して、２入力ナンドゲート２０４に入力すると共に、シュミットトリガ２０１の出力は、Ｄ型フリップフロップ２０５のデータ端子Ｄに、シュミットトリガ２０２の出力は、クロック端子ＣＬＫに、各々入力する。 - 特許庁

A flip-flop circuit is used for carrying out the sampling of a data input signal, employing a clocking signal and processing is effected individually, with respect to data of a leading edge and a trailing edge, and thereafter, the analog-type resynthesizing of the phase-error information from both edges is effected by a method, having no limit caused by the speed of the integrated circuit.例文帳に追加

クロッキング信号を用いてデータ入力信号のサンプリングを行うためにフリップフロップ回路が使用され、立ち上がりエッジのデータと立ち下がりエッジのデータに対して別個に処理が行われた後、両エッジからの位相誤差情報のアナログ式再合成が集積回路の速度による制限のない方法で行われる。 - 特許庁

The input side of combinational circuits 11 and 12 is provided with flip flop (SFF) 21 and 23 for scan diagnosis for diagnosing the operation of each combinational circuit 11 and 12 by performing timing adjustment for a normal operation, and forming a scan path for device diagnosis, and when there is signal wiring 13 having an inter-layer connection part, the input side of signal wiring 13 is also provided with an SFF 22.例文帳に追加

組み合わせ回路１１，１２の入力側に、通常動作時にはタイミング調整を行い、デバイス診断時にはスキャンパスを形成して各組み合わせ回路１１，１２の動作を診断するためのスキャン診断用フリップフロップ（ＳＦＦ）２１，２３を設けると共に、層間接続部を有する信号配線１３があれば、この信号配線１３の入力側にもＳＦＦ２２を設ける。 - 特許庁

In a flip-flop circuit comprised of a data input/output section 10, a clock input section 11 and a current supply section 12, bipolar transistors B1-B8 are used for differential pairs of transistors in the data input/output section 10, and field effect transistors N1-N4 are used for differential pairs of transistors in the clock input section 11.例文帳に追加

データ入出力部１０と、クロック入力部１１と、電流供給部１２とによって構成されるフリップフロップ回路において、データ入出力部１０の差動対トランジスタにバイポーラトランジスタＢ１〜Ｂ８を用い、クロック入力部１１の差動対トランジスタに電界効果トランジスタＮ１〜Ｎ４を用いる。 - 特許庁

Comparison between detected voltage VBTB and reference voltage Vrer is performed by a first comparator circuit 23A, a rectangular wave signal is generated by supplying boosting starting voltage from an output terminal Q of an S-R flip-flop circuit 24 to an oscillating circuit 25 by a signal of a compared result and boosted voltage is outputted from a boosting circuit 26 by the rectangular wave signal by a voltage control circuit 20A.例文帳に追加

被検電圧Ｖ_ＢＴＢと基準電圧Ｖ_ｒｅｆとの比較を第１の比較回路２３Ａで行い、その比較結果の信号でＳ−Ｒフリップフロップ回路２４の出力端Ｑから昇圧開始電圧を発振回路２５に供給して矩形波信号を発生し、その矩形波信号で昇圧回路２６から昇圧した電圧を出力する。 - 特許庁

The semiconductor device solves the above-mentioned problem by continuously transmitting reset signals to an RS flip flop during an off-state period of an upper arm side switching element to prevent wrong turning-on of the upper arm side switching element against dv/dt phenomena, noises, and others during the off-state period of the upper arm side switching element without increasing a time constant of a filter circuit.例文帳に追加

上記課題は、上アーム側スイッチング素子がオフ状態の期間、ＲＳフリップフロップへのリセット信号を送り続けることによって、フィルタ回路の時定数を大きくすることなく、上アーム側スイッチング素子がオフ期間中のｄｖ／ｄｔ現象やノイズ等に対する上アーム側スイッチング素子の誤オンを防止することで達成される。 - 特許庁

This circuit is added with an exclusive OR circuit EXOR1 input with an output data (observation point A) of a combination logic circuit LGB1, and an output data (observation point B) of a combination logic circuit LGB2, and a scan flip-flop circuit SFF4 input with an output data from the exclusive OR circuit EXOR1 in a data input terminal DIN, in addition to a conventional circuit.例文帳に追加

組み合わせ論理回路ＬＧＢ１の出力データ（観測ポイントＡ）及び組み合わせ論理回路ＬＧＢ２の出力データ（観測ポイントＢ）が入力された排他的論理和回路ＥＸＯＲ１と、その排他的論理和回路ＥＸＯＲ１の出力データがデータ入力端子ＤＩＮに入力されたスキャンフリップフロップ回路ＳＦＦ４を従来の回路に追加した。 - 特許庁

A circuit structure extracting means 102 extracts the circuit structure of each logical hierarchy of the semiconductor integrated circuit from the circuit information, for example, the number of the connection of signals between each logical hierarchies, the number of input/output between each logical hierarchies, the number of steps of logical cells between each input/output, a delay value, the number of arranged flip flop circuits or the number of cells.例文帳に追加

回路構造抽出手段１０２は、前記回路情報から半導体集積回路の各論理階層の回路構造、例えば各論理階層間の信号接続本数、各論理階層間の入出力数、その各入出力間の論理セル段数、遅延値、備えるフリップフロップ回路数やセル数などを抽出する。 - 特許庁

Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.例文帳に追加

メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁

When the information of the number of fails is extracted from all within a discrimination objective range in DUT and summed up, the fail adding information is outputted to a comparator section 104 from a flip-flop 103, and the fail adding information is compared with a fail count limit value to discriminate whether the discrimination objective range is relievable by the ECC function.例文帳に追加

そして、ＤＵＴ内の判定対象範囲内の全てからフェイル数情報を抽出して累計すると、フリップフロップ１０３からフェイル加算情報を比較部１０４に出力し、このフェイル加算情報をフェイルカウントリミット値と比較して判定対象範囲がＥＣＣ機能により救済可能であるか否かを判定する。 - 特許庁

In the scanning flip-flop 1, inclusion of scan data is carried out synchronously with a change of a clock CLK from a low level to a high level (times t12 and t16), while a change of scan data output is carried out synchronously with a change of a test control signal SEN from a high level to a low level (times t13 and t17).例文帳に追加

スキャン用フリップフロップ１では、スキャンデータの取り込みがクロックＣＬＫのローレベルからハイレベルへの変化（時刻ｔ１２，ｔ１６）に同期して行われ、スキャンデータ出力の変化がテスト制御信号ＳＥＮのハイレベルからローレベルへの変化（時刻ｔ１３，ｔ１７）に同期して行われる。 - 特許庁

Thus, in an constitution wherein a high frequency is used as a frequency in a steady load state by taking the response delay of the overcurrent protecting operation into account, the overcurrent detection output is supplied to the oscillation frequency changing circuit 18 via the RS flip-flop circuit 12 to eliminate a time constant circuit for avoiding hunting, so that a chip size of an integrated circuit itself can be reduced.例文帳に追加

こうして過電流保護動作の応答遅れを考慮することで、定常負荷時の周波数を高周波化するようにした構成において、過電流検知出力を、ＲＳフリップフロップ回路１２を介して発振周波数低下回路１８に与えることで、ハンチングを防止するための時定数回路を不要し、集積回路自体のチップサイズも小型化することができる。 - 特許庁

The reset/set flip-flop circuit includes: a switch 101 provided between a power supply 110 and an output terminal 310; a switch 102 provided between a ground 111 and the output terminal 310; a switch 103 provided between the power supply 110 and an output terminal 311; and a switch 104 provided between the ground 111 and the output terminal 311.例文帳に追加

本発明にかかるリセットセットフリップフロップ回路は、電源１１０と出力端子３１０の間に設けられたスイッチ１０１と、接地１１１と出力端子３１０の間に設けられたスイッチ１０２と、電源１１０と前記出力端子３１１の間に設けられたスイッチ１０３と、接地１１１と出力端子３１１の間に設けられたスイッチ１０４を備える。 - 特許庁

When a call detecting section 44 detects that a module stored in the FPGA data memory calls other module, data of intermediate operational results stored in a flip-flop 43b is retreated into a retreat stack 45 and an argument being delivered to a called module is stored temporarily in an argument delivery section 46.例文帳に追加

このＦＰＧＡデータメモリに記憶されたモジュールが他のモジュールを呼び出すものであることが呼び出し検出部４４によって検出されると、フリップフロップ４３ｂに保持された演算の途中結果のデータが退避スタック４５に退避され、呼び出し先のモジュールに渡す引数が引数受け渡し部４６に一時保存される。 - 特許庁

To provide a thermosetting water-based coating composition useful as original finishing, slightly containing VOC (volatile organic compound) material or HAP (hazard atmospheric pollutant) material or containing no such materials, giving desired characteristics of externals, having most preferable shear thinning flow profiles, having high flip-flop but not spotted, giving smooth externals and containing metal flake colorant.例文帳に追加

オリジナルの仕上げとして有用であり、ＶＯＣ材料またはＨＡＰ材料のわずかに含むかまたは含まず、所望の外見特性を提供しつつ、最適なずり減粘プロフィールを有し、高いフリップフロップを有し斑でない、滑らかな外見を生じる、金属フレーク色素を含む熱硬化性水系コーティング組成物を提供すること。 - 特許庁

Terminal voltages of capacitors C1, C2 are compared with the first reference voltage Vref1 by comparators 20, 30, an RS flip flop 40 is set or reset in response to a comparison result therein, and charge pump circuits 50, 60 are controlled in response to outputs therein to conduct charge or discharge to the capacitors C1, C2.例文帳に追加

コンパレータ２０，３０によってキャパシタＣ１とＣ２の端子電圧を第１の基準電圧Ｖ_ref1と比較し、比較結果に応じてＲＳフリップフロップ４０をセットまたはリセットし、その出力に応じてチャージポンプ回路５０と６０を制御してキャパシタＣ１とＣ２に対してチャージまたはディスチャージを行う。 - 特許庁

To provide a novel reduction type flake-like highly heterochromic titanium oxide composition developing color in appearance on powder or on a coating surface layer by light interference, useful as a photo-functional material for cosmetics, ink, plastics, catalysts or the like and excellent in availability such as dense feeling, flip/flop property or extensibility and a method of producing the same.例文帳に追加

粉体外観色及び塗布面上の層において光干渉により外観発色する新規で、且つ化粧料、塗料、インキ、プラスチック、触媒等の光機能性材料として有益な緻密感とフリップ・フロップ性及び伸展性等の使用感触の良好な還元型薄片状高虹彩色酸化チタン組成物及びその製法を提供する。 - 特許庁

To provide a two-terminal self-timed delay element without needing any external reset input by generating a self-timed reset signal while using a ring oscillator internally and using a flip-flop for delaying an input signal with a clock signal of the ring oscillator as a reference, with respect to a self-timed delay element based on the ring oscillator.例文帳に追加

本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。 - 特許庁

A data receiving circuit for a non-contact bus system is provided with an input terminal connected with a non-contact bus for inputting a polar RTZ signal, a reference voltage supplying wire, voltage comparators 12, 13 having previously set offset voltage Voffs, an RS flip-flop(RS-FF) and an output terminal.例文帳に追加

非接触バスシステム用のデータ受信回路において、非接触バスと接続され、有極性ＲＴＺ信号を入力するための入力端子と、基準電圧供給配線と、予め設定されたオフセット電圧Ｖｏｆｆｓを持つ電圧比較器１２、１３と、ＲＳフリップフロップ（ＲＳ−ＦＦ）と、出力端子を備えている。 - 特許庁

At the time of switching output from first input clock signals CLKIN_A to second input clock signals CLKIN_B, the output inhibition period of the first input clock signals is started on the basis of output signals from a first flip-flop group 10 which fetches the inverted signals nSEL of selection signals SEL in response to the first input clock signals CLKIN_A.例文帳に追加

第１の入力クロック信号ＣＬＫＩＮ＿Ａから第２の入力クロック信号ＣＬＫＩＮ＿Ｂに出力を切り替える際には、選択信号ＳＥＬの反転信号ｎＳＥＬを第１の入力クロック信号ＣＬＫＩＮ＿Ａに応答して取り込む第１のフリップフロップ群１０からの出力信号に基づいて、第１の入力クロック信号の出力禁止期間が開始される。 - 特許庁

A timing verification device 11 computes a pulse width in a clock input terminal of an FF (Flip-Flop), to which an input clock signal is transmitted, with the pulse width of the input clock signal and a fluctuation coefficient according to the delay value and operation frequency of the input clock signal, and compares the computed pulse width with a reference value.例文帳に追加

タイミング検証装置１１は、入力されるクロック信号のパルス幅と、そのクロック信号の遅延値と動作周波数に応じた変動係数とによってそのクロック信号が伝達されるＦＦのクロック入力端子におけるパルス幅を算出し、該パルス幅と規格値とを比較するようにした。 - 特許庁

Equalizing the clock timing for reading data having been written in the memory in the failure detection mode with the clock timing for reading data having been bypassed to the flip-flop in the pseudo memory access mode can realize output of the same signal with the same timing, and thereby achieve commonality of test patterns.例文帳に追加

故障検出モードでメモリに書き込んだデータを読み出すクロックのタイミングと、擬似メモリアクセスモードでフリップフロップに迂回させたデータを読み出すクロックのタイミングを等しくすることにより、同じタイミングの同一の信号を出力することが可能になり、テストパターンを共通化することが可能になる。 - 特許庁

A scanning flip-flop circuit is equipped with a first logic selecting one signal among external normal logic signals and scanning logic signals according to operating modes and a second logic outputting the selected signals, by being synchronized by the signals to extraneous clock signals, through a first outputting terminal and a second outputting terminal.例文帳に追加

本発明のスキャンフリップフロップ回路は動作モードに従って外部からの通常論理信号とスキャン論理信号のうちの一つの信号を選択する第１論理および選択された信号を外部からのクロック信号に同期されて第１出力端子および第２出力端子を通じて出力する第２論理を具備する。 - 特許庁

A whole semiconductor integrated circuit using a single-phase clock or a flip-flop circuit unit 1 in a circuit block is previously provided with both an XOR gate 4 for switching between rising-edge and falling-edge clock inputs and a selector 7 for switching between reset inputs for normal operation and for tests.例文帳に追加

単相クロックを使用する半導体集積回路全体もしくは回路ブロック内のフリップフロップ回路単位１に、立ち上がり及び立ち下がりの両エッジクロック入力切り換え用のＸＯＲゲート４と、通常動作用とテスト用リセット入力切り換え用セレクタ７をあらかじめ設ける。 - 特許庁

In the peripheral logic circuit, a first combination logic circuit 141 for outputting a value, corresponding to an output from the scan flip-flop 131 and a second combination logic circuit 142 that propagates the hard macro signal to the hard macro 110, when the output from the circuit 141 is fixed to a predetermined value by the scan shift, are provided.例文帳に追加

そして、周辺論理回路内に、スキャンフリップフロップ１３１の出力に応じた値を出力する第１の組み合わせ論理回路１４１と、スキャンシフトにより第１の組み合わせ論理回路１４１の出力が所定の値に固定された場合に、ハードマクロテスト信号をハードマクロ１１０に伝播する第２の組み合わせ論理回路１４２とを設ける。 - 特許庁