「INTERCONNECT」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

The bi-layer metallic cap comprises: a metal capping layer formed on the conductive surface of an interconnect structure portion; and metal nitride formed on the top portion of the metal capping layer.例文帳に追加

２層金属キャップは、相互接続構造部の導電面上に形成された金属キャップ層、及び金属キャップ層の頂部に形成された金属窒化物を含む。 - 特許庁

To provide an interconnect line with enhanced adhesiveness and excellent conductivity and its forming method, and a thin film transistor substrate formed using this and its manufacturing method.例文帳に追加

接着性が向上し、伝導性に優れた配線及びその形成方法とこれを用いて形成された薄膜トランジスタ基板及びその製造方法を提供する。 - 特許庁

The present invention also provides a method of fabricating such an interconnect structure which includes the multi-layered liner within the lower portion of the via opening formed within a dielectric material.例文帳に追加

本発明はまた、誘電体材料内に形成されたビア開口の下部分内に多層ライナを含む相互接続構造体を形成する方法を提供する。 - 特許庁

A silane passivation process, carried out in-situ together with the formation of a subsequent dielectric film, converts the exposed Cu surfaces of the Cu interconnect structure, to copper silicide.例文帳に追加

その後の誘電体フィルムの形成とともに原位置に実行されるシラン・パッシベーション・プロセスは、Ｃｕ相互接続構造の露出したＣｕ表面をケイ化銅に転化する。 - 特許庁

The metal film 17 is connected to an interconnect 16 extracted from a first electrode 11 in each opening 14a of the insulating film 14 onto the insulating film 14.例文帳に追加

金属膜１７は、絶縁膜１４の各開口部１４ａ内の第１の電極１１から絶縁膜１４上に引き出された配線１６に接続されている。 - 特許庁

To reduce substantial capacitance connections present in a front-end structure up to first metal interconnect layer including a device substrate in a semiconductor device, such as a MOSFET, etc.例文帳に追加

ＭＯＳＦＥＴ等の半導体デバイスにおいて、デバイス基板を含む第１メタル・インターコネクト層までのフロントエンド構造に存在する顕著な容量結合を縮減する。 - 特許庁

This invention is characterized in that one communication cable 53 is used to interconnect the operation panel 52 and the control panel 33 placed at a supervisory location 51 apart from the refrigerator installed location 30.例文帳に追加

冷凍機設置場所30から離れた監視場所51に設置された操作盤52と制御盤33とを１本の通信ケーブル53で接続したことを特徴としている。 - 特許庁

A plurality of grooves 64d are formed radially in the other end face of the packing member 64 to interconnect the inner circumferential surface and the outer circumferential surface at the central opening part.例文帳に追加

パッキング部材６４の他端面には、中央の開口部内周面から外周面に通ずるように、複数の溝部６４ｄがそれぞれ放射状に形成されている。 - 特許庁

(A) The electrical wiring board is configured such that a conductor layer 31 having pads for mounting light emitting and light receiving elements thereon and interconnect lines arranged, and the alignment openings 32 are also formed in the metal substrate 20.例文帳に追加

（Ａ）金属基板２０に、受発光素子実装用のパッドおよび配線が配置された導体層３１と、アライメント用開口３２とが形成された電気配線基板。 - 特許庁

A pillar-shaped electrode 22 (second interconnect line) connected to the IC chip 30 is arranged by the side of a laminated ceramic capacitor 12 separating from it through an air layer.例文帳に追加

積層セラミックコンデンサ１２の側方には、空気層を隔てて配置され、ＩＣチップ３０に接続するための柱状電極２２（第２の配線）が配置されている。 - 特許庁

The chip 202 is fixed on the substrate 218, and the conductive structure 209 is electrically connected with the chip 202 by the copper interconnect line 204 covered with the insulating material.例文帳に追加

チップ２０２は基板２１８上に固定され、絶縁物質を被覆した銅配線２０４によりチップ２０２と導電構造２０９が電気的に接続される。 - 特許庁

To provide an improved technology for determining routing of data paths in interconnect circuitry for an integrated circuit, which enables highly accurate delay matching between various data paths.例文帳に追加

様々なデータ経路間の高精度の遅延整合を可能にする、集積回路の相互接続回路内のデータ経路のルーティングを求める改良型の技術を提供する。 - 特許庁

To provide a PCI (Peripheral Component Interconnect) Express communication system and communication method, allowing improvement of fault tolerance, and allowing reduction of a fault recovery time.例文帳に追加

フォルトトレランスの向上を図るとともに、故障回復時間を短縮することが可能なPCI Express通信システム、及びその通信方法を提供することを目的とする。 - 特許庁

The source diffused layer 13 of the MOS transistor is connected to a source line 15, and a drain diffused layer 16 is connected to the TRM element via local interconnect wiring 22.例文帳に追加

ＭＯＳトランジスタのソース拡散層１３は、ソース線１５に接続され、ドレイン拡散層１６は、ローカルインターコネクト配線２２を経由して、ＴＭＲ素子に接続される。 - 特許庁

Improved compositions and processes for removing photoresists, polymers, post-etch residues, and post-oxygen-ashing residues from interconnect, wafer level packaging, and printed circuit board substrates are disclosed.例文帳に追加

配線、ウェーハレベルパッケージング、及びプリント回路基板からフォトレジスト、ポリマー、エッチング後残渣、及び酸素アッシング後残渣を除去するための改良された組成物と方法を開示する。 - 特許庁

The spacer S is formed of a U-shaped piece, having a pair of opposite straight parts 31a and a bend 31b which interconnect the opposite end parts of these straight parts 31a.例文帳に追加

スペーサＳは、相対させられた一対の真直部31aおよびこれら真直部31aの相対する端部同士を連絡している屈曲部31bよりなるＵ字片により形成されている。 - 特許庁

The clean room facility 10 has a return air passage 32 formed along the side wall of a clean room 12 to interconnect an under floor space 16 and a ceiling space 14.例文帳に追加

本発明のクリーンルーム設備１０は、クリーンルーム１２の側壁に沿って床下空間１６と天井裏空間１４とを連通する還気路３２が形成される。 - 特許庁

To provide a batch fabricated 3D interconnect that decreases consumption at die area and makes the die area utilizable in the interconnection using TWV (Through Wafer Via).例文帳に追加

ウェハ貫通ビア（ＴＷＶ）を使用した相互接続において、ダイ区域の消費を低減し、ダイ区域を利用可能とする、バッチ製作された３Ｄ相互接続を提供する。 - 特許庁

To provide a universal multichip interconnect system for integrated circuit chips that can reduce the manufacturing cost of multichip module, improve yield and increase production volume.例文帳に追加

本発明は、マルチチップモジュールの製造コストの低下、歩留まりの改善及び生産量の増加が得られる集積回路チップ用の汎用相互連結システムの提供を目的とする。 - 特許庁

According to a disclosed embodiment, a composite MIM capacitor comprises a lower electrode 124 of a lower MIM capacitor situated in a lower interconnect metal layer of a semiconductor die.例文帳に追加

開示された一実施例によれば、複合ＭＩＭキャパシタは、半導体ダイの下部相互接続金属層に位置する下部ＭＩＭキャパシタの下部電極１２４を含む。 - 特許庁

This system includes a distributed multi-node computer system including central processor unit (CPU) nodes, input/output nodes and memory nodes that are mutually connected through an interconnect.例文帳に追加

インタコネクトを介して互いに接続されている複数の中央プロセッサユニット（ＣＰＵ）ノードと入力／出力（Ｉ／Ｏ）ノードとメモリノードとを含む分散マルチノードコンピュータシステムを含む。 - 特許庁

The first test module is configured to provide a first test pattern to the second test module on the interconnect in response to a first signal from the operating system.例文帳に追加

第１のテストモジュールは、構成されて、オペレーティングシステムからの第１の信号に応答して、第１のテストパターンを、相互接続部上の第２のテストモジュールに供給する。 - 特許庁

The local interconnect structure 60 is configured by a SiGe layer 61 formed over the top surface of the first source/drain region 29A and the gate wiring 42.例文帳に追加

局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 - 特許庁

To reduce congestion in an I/O interface and interconnect in a server by distributing data transmission between the server and an I/O device to multiple I/O interfaces which the server has.例文帳に追加

サーバとＩ／Ｏデバイスとの間のデータ転送を、サーバが有する複数のＩ／Ｏインタフェースに分散させることで、Ｉ／Ｏインタフェースとサーバ内部インターコネクトの混雑を緩和する。 - 特許庁

Multicore processors (MCP) 20 and 21 and bridges 30 and 31 for connecting input-output buses of the MCPs 20 and 21 to PCI (peripheral component interconnect) express are mounted on the processor substrate 50.例文帳に追加

プロセッサ基板５０には、マルチコアプロセッサ（ＭＣＰ）２０、２１と、ＭＣＰ２０、２１の入出力バスをＰＣＩエクスプレスに接続するためのブリッジ３０、３１が搭載される。 - 特許庁

A Propagation Test instruction, a Decay Test instruction and a Cycle Test instruction are added to the interconnect circuit test method of a circuit including a conventional JTAG boundary scan cell.例文帳に追加

伝搬テスト命令、減衰テスト命令、およびサイクル・テスト命令を従来型ＪＴＡＧ境界スキャン・セルを含む回路の相互接続回路テスト方法に追加する。 - 特許庁

A rearranged interconnect line including an electrode pad 3 is formed on the one surface of the semiconductor chip 2, where the post 5 is connected to the electrode pad 3.例文帳に追加

半導体チップ２の上記一方表面には、電極パッド３を含む再配置配線が形成されており、この電極パッド３にポスト５が接続されている。 - 特許庁

Thereafter, a first layer interconnect line 51 is formed on the first interlayer insulating film 20 excepting beneath the ferroelectric capacitor 40 and followed by formation of a second interlayer insulating film 70.例文帳に追加

次に、この強誘電体キャパシタ４０下以外の第１層間絶縁膜２０上に１層目配線５１を形成し、その後、第２層間絶縁膜７０を形成する。 - 特許庁

The electrolyzer assembly further comprises an interconnect structure (12) in intimate contact with at least one of the two electrodes or the electrolyte (18).例文帳に追加

この電解セルアセンブリはさらに、これらの少なくとも２つの電極のうちの少なくとも一方または電解質（１８）と密に接触した相互接続構造（１２）を含む。 - 特許庁

A filter to allow a flow of hydrogen but not to allow the passage of the hydrogen occlusion alloy is disposed in a piping for a flow of hydrogen to interconnect the pilot part and the body part.例文帳に追加

パイロット部と本体部とを接続する水素流通用の配管には、水素の流通は可能であるが水素吸蔵合金は通過させないフィルターを配設する。 - 特許庁

To suppress variation in the resistance of an interconnect line formed of cobalt silicide on a polysilicon film by evaluating and managing a first phase cobalt silicide film formed by first heat treatment.例文帳に追加

第１の熱処理によって形成される第１相のコバルトシリサイド膜を評価、管理し、ポリシリコン膜上にコバルトシリサイドを形成した配線抵抗のばらつきを抑制する。 - 特許庁

The bridge 100 bridges between a host bus 40 of the processor system 10 and PCI buses 50 of the peripheral devices to interconnect the processor system 10 and the peripheral devices.例文帳に追加

ブリッジ１００は、プロセッサシステム１０のホストバス４０と周辺デバイスのＰＣＩバス５０を橋渡しすることで、プロセッサシステム１０と周辺デバイスを相互接続する。 - 特許庁

The integrated circuit device 10 further includes: a fixed value response circuit 14 for receiving a reading instruction signal to be transmitted from the interconnect 12 to the slave module 13.例文帳に追加

集積回路装置１０は更に、そのスレーブモジュール１３に対してインターコネクト１２から送信されてくる読み出し命令信号を受信する固定値応答回路１４を含む。 - 特許庁

A fuse element FUSE is formed in metal traces 31 forming a multilayer circuit interconnect lines having connection with the MOS element Q1.例文帳に追加

このＭＯＳ型素子Ｑ１と接続関係を有する金属配線による多層の回路配線を形成するその金属配線３１中に、ヒューズ素子ＦＵＳＥを形成する。 - 特許庁

We note that the electronic interconnect industry association commentator agreed that the costs for an independent private sector audit could be as much as $100,000.例文帳に追加

我々は、電子相互接続業界団体の意見提出者も、同じく独立民間部門監査の費用が10万ドル程度になるだろうと考えていることに注目する。 - 経済産業省

To provide a chip module which imposes no restrictions on the formation of interconnect lines and is capable of easily and accurately determining the amount of deviation of an IC structure from its regular mounting position.例文帳に追加

配線の形成を制約することが無く、ＩＣ構造体の正規実装位置からのズレ量を簡単且つ正確に判定できるチップモジュールを提供する。 - 特許庁

A BWB consisting of printed circuit boards to interconnect the aggregate matrix boards by devising the arrangement of primary to tertiary switches in a 3-stage switch configuration.例文帳に追加

３段スイッチ構成において、一次〜三次のスイッチの配置を工夫することによって、集合マトリクスボード間接続をプリント板で構成したＢＷＢによって行う。 - 特許庁

The interconnect body further has a conductive path, extending from the first surface to a second surface (103) and forms a first and second plurality of ports on the second surface.例文帳に追加

相互接続体は、さらに第１表面から第２表面(103)へ延びる導電性経路を有し、第２表面上に第１と第２の複数ポートを形成する。 - 特許庁

To provide a semiconductor device which can suppress electromagnetic interference between a secondary interconnect and an electronic circuit portion even when the secondary interconnect and the electronic circuit portion of a semiconductor chip are overlapped, can suppress warping of a wafer, and can reduce a risk of generating chipping in a dicing process.例文帳に追加

二次配線と半導体チップの電子回路部とが重なり合う場合においても、当該二次配線と当該電子回路部との間の電磁界的干渉を抑制することができると共に、ウエハの彎曲を抑えることができ、かつ、ダイシング工程において、チッピングが発生する危険性を低減することができる半導体装置を提供する。 - 特許庁

In the inventive semiconductor device, a mechanical stress imparted by a probe needle to a bonding pad formed on the upper surface of the semiconductor device can be born by an insulation film especially by setting the line width of the rectangular interconnect lines on the lowermost wiring layer and the width of the insulation film filling the gap between the rectangular interconnect lines ideally.例文帳に追加

本発明に係わる半導体装置においては、特に最下部配線層の矩形状配線の線路幅、および矩形状配線間に充填される絶縁膜の幅を最適に設定することにより、当該半導体装置の上部表面に形成されるボンディングパッドに与えられるプローブ針による機械的な応力を上記絶縁膜で支持する。 - 特許庁

A first clock buffer 25 is arranged in a clock signal supplying passage to a second circuit block 30 to which one supply voltage VDD2 is supplied from an interconnect line PWS, and a second clock buffer 35 is arranged in a clock signal supplying passage to the first circuit block 20 to which the other supplying voltage VDD1 is supplied from an interconnect line PWM.例文帳に追加

電源配線ＰＷＳから電源電圧ＶＤＤ２を供給される第２の回路ブロック３０へのクロック信号供給経路には、第１のクロックバッファ２５が配置され、電源配線ＰＷＭから他の電源電圧ＶＤＤ１を供給される第１の回路ブロック２０へのクロック信号供給経路には、第２のクロックバッファ３５が配置される。 - 特許庁

The integrated circuit element includes a processor core executing an instruction, an interconnect interface coupled to the processor core and supporting a communication between the processor core and a system interconnect external to the integrated circuit and, at least, a part of an external communication adapter coupled to the processor core and supporting input/output communication via an input/output communication link.例文帳に追加

集積回路要素は、命令を実行するプロセッサ・コアと、プロセッサ・コアに結合され、プロセッサ・コアと集積回路の外部のシステム相互接続の間での通信をサポートする相互接続インターフェースと、プロセッサ・コアに結合され、入出力通信リンクを介して入出力通信をサポートする外部通信アダプタの少なくとも一部分を含む。 - 特許庁

For anodic bonding of another substrate 20 to the lands 3, 9 and 13, the application of voltage to the outer frame land 3 produces electrostatic deflective deformation of the connecting elements 19 to interconnect the lands 3 and 9, and produces bilaterally asymmetric electrostatic displacement of an oscillator 6 inclining about the z-axis to interconnect the lands 3 and 13.例文帳に追加

そして、他の基板２０をランド３，９，１３に陽極接合するときには、外枠ランド３に電圧を印加することにより、接続片１９を静電力により撓み変形させてランド３，９間を接続すると共に、振動子６を左，右非対称な静電力によりＺ軸周りで傾くように変位させてランド３，１３間を接続する。 - 特許庁

The active matrix substrate comprises a substrate 1, a plurality of pixel electrodes formed on the substrate 1, a plurality of interconnect lines 2 and 6, a plurality of switching elements 20 each connecting at least one of the plurality of pixel electrodes electrically with at least one of the plurality of interconnect lines 2 and 6, and a short circuit member 3 having the characteristics of a varistor.例文帳に追加

アクティブマトリクス基板は、基板１と、基板１の上に形成された複数の画素電極と、複数の配線２および６と、それぞれが複数の画素電極の少なくとも一つと複数の配線２および６の少なくとも一つとを電気的に接続する複数のスイッチング素子２０と、バリスタの特性を有する短絡部材３とを有する。 - 特許庁

The semiconductor element is connected to intra-element interconnect lines and equipped with connection pads which are regularly arranged on a plane in parallel with the board, solder bumps formed on the connection pads, and an alignment mark.例文帳に追加

半導体素子は、素子内配線に接続され、基板に平行な面に規則的な配置で設けられた接続パッドと、接続パッド上に形成されたハンダバンプと、アライメントマークとを備える。 - 特許庁