「Memory Cell」に関連した英語例文の一覧と使い方(60ページ目) - Weblio英語例文検索

The control unit controls the operation of writing data in the data storage memory cell, and storing of the flag information in the flag memory cell in association with the writing or erasing operation.例文帳に追加

制御部はデータ格納メモリセルへのデータの書込み動作を制御する一方、書込み動作または消去動作に関係してフラグメモリセルへのフラグ情報の格納を制御する。 - 特許庁

To provide a flash memory device in which the current of a cell can be decreased at program operation by adjusting a source voltage of a flash memory cell and the program speed can be improved.例文帳に追加

フラッシュメモリセルのソース電圧を調整してプログラム動作の際にセルの電流を減らすことができ、プログラム速度を向上させることのできるフラッシュメモリ装置を提供する。 - 特許庁

A plurality of global word lines 20, 21 are disposed in a memory cell of one line of a memory cell array, and each of the global word lines 20, 21 is formed in two wiring layers of upper and lower layers.例文帳に追加

メモリセルアレイの１行のメモリセルに対して複数のグローバルワード線２０、２１を配置し、その各々のグローバルワード線２０、２１を上層及び下層の２つの配線層に形成する。 - 特許庁

A bit line 12 is arranged within a closed magnetic path of a magnetic memory cell 11 having a closed magnetic path structure, and a word line 13 is arranged to be orthogonal to the bit line 12 on the magnetic memory cell 11 via an insulating layer 26.例文帳に追加

閉磁路構造を有する磁気メモリセル１１の閉磁路内にビット線１２を設け、磁気メモリセル１１上に絶縁層２６を介してワード線１３を直交配列する。 - 特許庁

To relax an electric field of a gate insulating film of a selection transistor while preventing a bird's beak from being formed in a memory cell region even when a MONOS structure is used for a memory cell.例文帳に追加

メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。 - 特許庁

To solve the problem that a phenomenon is minimized in which a threshold distribution in a bit in the memory cell surrounded by a bit line and word line rises when completing the writing to a memory cell using the adjacent bit line and word line.例文帳に追加

隣接のビット線及びワード線を用いたメモリセルへの書き込み完了時に、それらに囲まれたビットのメモリセルにおけるしきい値分布の上昇現象を最小化する。 - 特許庁

The first switch is brought into conduction for an initial period and is thereafter brought into non-conduction to a bit line shared by the first non-selected multilevel memory cell and the second non-selected multilevel memory cell.例文帳に追加

第１の非選択多値メモリセルおよび第２の非選択多値メモリセルで共有するビット線に対しては、第１スイッチが読み出し期間の初期段階で導通しその後非導通とされる。 - 特許庁

Also, as prohibition of access to a normal memory cell can be quickly performed at the time of relieving defect, needless operation of the internal circuit relating to operation of the memory cell can be prevented, and power consumption is reduced.例文帳に追加

また、不良の救済時に、通常のメモリセルへのアクセスの禁止を早くできるため、メモリセルの動作に関係する内部回路の不要な動作を防止でき、消費電力が低減される。 - 特許庁

To reduce area of a memory cell and to realize simplification of refresh operation by reducing the number of bit contacts of a memory cell.例文帳に追加

メモリセルのビットコンタクト数を低減することにより、メモリセル面積を低減でき、並びにリフレッシュ動作の簡単化を実現できるメモリセル及びそれを用いた半導体記憶装置を提供する。 - 特許庁

A fuse element corresponding to a memory cell column being redundancy-replaced among fuse elements Fcs11-Fcs24 is cut off, supply of a ground potential for a replaced normal memory cell column is stopped.例文帳に追加

ヒューズ素子Ｆcｓ１１〜Ｆcｓ２４のうち、冗長置換をされるメモリセル列に対応するヒューズ素子は切断され、置換される正規メモリセル列への接地電位の供給が停止される。 - 特許庁

The contents of the memory cell are read, deletion of the contents is confirmed, after that, the refreshed data are read from the data storage part for refreshing in which the data are temporarily stored and the data are rewritten in the memory cell.例文帳に追加

メモリセルの内容を読み出し、内容が消去されたことを確認し、その後一時記憶したリフレッシュ用データ記憶部からリフレッシュデータを読み出し、メモリセルに再書き込みを行う。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁

The switch is configured to switch a connection between connecting the memory cell array to the active power supply line and connecting the memory cell array to the data-retention power supply line.例文帳に追加

スイッチは、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成される。 - 特許庁

The state of the memory cell M4 is sensed by comparing the potential of the bit line MBL0 connected to the drain of the memory cell 4 with a generated reference potential by a differential sense amplifier 16.例文帳に追加

メモリセルＭ４のドレインに接続されたビット線ＭＢＬ０の電位と、生成されたリファレンス電位とを差動センスアンプ１６で比較することにより、メモリセルＭ４の状態をセンスする。 - 特許庁

A data reading circuit 100 reads storage data of the selective memory cell on the basis of the access to the selective memory cell and the access to one selected from the RMC and the SRMC.例文帳に追加

データ読出回路１００は、選択メモリセルへのアクセスと、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択された一方へのアクセスとに基づいて、選択メモリセルの記憶データを読出す。 - 特許庁

A data input and output circuit includes a plurality of first selection circuits and second and third selection circuits to input data to a memory cell array or output data read from the memory cell array.例文帳に追加

データ入出力回路は、複数の第１選択回路、および第２、第３選択回路を有し、メモリセルアレイにデータを入力し、またはメモリセルアレイから読み出したデータを出力する。 - 特許庁

When the memory cell S that is deeply depleted by erasing exists, the drain voltage of the memory cell S is raised, by lowering the voltage of the word line to a negative voltage, and the writing is permitted.例文帳に追加

消去時に深くデプリートしたメモリセルＳが存在する場合、ワード線の電圧を負電圧まで下げることにより、メモリセルＳのドレイン電圧が上昇し、書き込みが可能となる。 - 特許庁

The nonvolatile semiconductor storage device includes a semiconductor substrate 100 and a memory cell array which is provided to the semiconductor substrate 100 and has a plurality of series-connected memory cell transistors.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。 - 特許庁

An error detection circuit 13 compares read data from a memory cell with data from an external I/O terminal 12 by a comparator circuit 18 for deciding the quality of the memory cell.例文帳に追加

エラー検出回路１３は、メモリセルからのリードデータと外部入出力端子１２からのデータとを、比較回路１８により比較することで、メモリセルの良／不良を判断する。 - 特許庁

The sense amplifier 30 compares a reading signal Icell outputted from the memory cell with the one referring signal group Iref to thereby detect a data value written in the memory cell.例文帳に追加

センスアンプ３０は、メモリセルから出力される読み出し信号Ｉｃｅｌｌと、上記一の参照信号群Ｉｒｅｆとを比較することによって、メモリセルに書き込まれたデータ値を検出する。 - 特許庁

A selecting transistor STr is connected between one end of a memory cell block MB and a source line SL, and a bit line BL is connected to the other end of the memory cell block MB.例文帳に追加

メモリセルブロックＭＢの一方の端部とソース線ＳＬとの間に選択トランジスタＳＴｒが接続され、メモリセルブロックＭＢの他方の端部にビット線ＢＬが接続されている。 - 特許庁

One end of writing wirings for applying a magnetic field from a perpendicular direction of a film surface to the memory cell made of a perpendicularly magnetized film, is connected to adjacent writing wiring via the memory cell.例文帳に追加

垂直磁化膜からなるメモリ素子に対し膜面垂直方向から磁界を印加するための書き込み配線の一端を、メモリ素子を挟んで隣接する書き込み配線と接続する。 - 特許庁

One kind of state out of three kinds of states indicating that they are data "0", data "1", and a replacement memory cell group is stored in each of the memory cell groups 101 to 10m, is stored.例文帳に追加

上記メモリセル群１０１〜１０ｍの各々に、データ“０”、データ“１”および置換メモリセル群であることを示す３種類の状態のうちのいずれか１種類の状態を記憶する。 - 特許庁

Access to each memory cell of the specified defective unit is switched to access to each memory cell of the redundancy unit 42_i or of the other data unit connected to the word line WLi.例文帳に追加

この特定された欠陥ユニットの各メモリセルへのアクセスが、該ワード線ＷＬｉに接続される冗長用ユニット４２＿ｉもしくは他のデータ用ユニットの各メモリセルへのアクセスに切り替えられる。 - 特許庁

Also, the silicon nitride film 5 of a memory cell part is removed, and simultaneously the silicon layer and metallic silicide layer or the like of a peripheral circuit part in the same substrate surface as the memory cell part are etched also.例文帳に追加

また、メモリセル部のシリコン窒化膜５の除去と同時に、メモリセル部と同一基板表面内にある周辺回路部のシリコン層、金属シリサイド層などのエッチングをも行う。 - 特許庁

When these two semiconductor memory elements are sealed in the same package and a defective address in the semiconductor memory element MEM is inputted, a redundant relieving signal RS is outputted from the semiconductor memory element FM and inputted to the semiconductor memory element MEM, and a spare memory cell SC is accessed instead of a normal memory cell SMC.例文帳に追加

これら２つの半導体記憶素子を同一パッケージ内に封入し、半導体記憶素子ＭＥＭにおける不良アドレスが入力された場合に、不揮発性半導体記憶素子ＦＭから冗長救済信号ＲＳを出力して半導体記憶素子ＭＥＭに入力し、通常のメモリセルＳＭＣの代わりにスペアのメモリセルＳＣにアクセスする。 - 特許庁

This nonvolatile memory includes: a phase-change memory cell array which includes a plurality of normal phase-change memory cells and a plurality of pseudo one time programmable (OTP) phase-change memory cells; a write driver which writes data into the normal and pseudo OTP phase-change memory cells of the phase-change memory cell array; and an OTP controller which selectively disables the write driver.例文帳に追加

本発明において、不揮発性メモリは複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルアレイ、前記相変化メモリセルアレイの前記ノーマルと擬似ＯＴＰ相変化メモリセルにデータを書き込む書き込みドライバ、及び前記書き込みドライバを選択的にディセーブルするＯＴＰ制御器を含む。 - 特許庁

In the OTP memory having a memory cell array and an inspection circuit, the OTP memory with a low failure rate is provided, by predicting the failure rate of the memory element of the memory cell array from a cumulative frequency distribution of a short circuit rate, with respect to a writing voltage of the memory element included in the inspection circuit, and eliminating a substrate with a high failure rate.例文帳に追加

メモリセルアレイと検査回路を有するＯＴＰメモリにおいて、検査回路が有するメモリ素子の書き込み電圧に対するショート率を累積度数分布から、メモリセルアレイが有するメモリ素子の不良の発生率を予測し、不良の発生率が高い基板を排除することにより、不良の発生率が低いＯＴＰメモリを提供することができる。 - 特許庁

The present invention provides a method for operating the nonvolatile memory device which includes a plurality of memory cells, including a step of stabilizing data recorded by inducing a boosting voltage on a channel of a memory cell where the data are recorded, and which is selected from a plurality of memory cells, through a channel of at least one memory cell connected to the selected memory cell.例文帳に追加

本発明は、複数のメモリセルを含む不揮発性メモリ素子において、複数のメモリセルのうち、データが記録された選択されたメモリセルに隣接するように連結された少なくとも一つのメモリセルのチャンネルを通じて、選択されたメモリセルのチャンネルにブースト電圧を誘導して記録されたデータを安定化させるステップを含むことを特徴とする不揮発性メモリ素子の動作方法を提供する。 - 特許庁

This semiconductor memory has memory mats MAT and RMAT, a subword driver SWD to access the normal memory cell MC regardless of whether the demanded row address RADT is defective or not, and a subword driver SWDR to access the redundant memory cell RMC belonging to the memory mat different from that of the normal memory cell MC which the row address RADT shows when the row address RADT is defective.例文帳に追加

複数のメモリマットＭＡＴ，ＲＭＡＴと、アクセスが要求されたロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、通常メモリセルＭＣにアクセスするサブワードドライバＳＷＤと、ロウアドレスＲＡＤＴが不良アドレスである場合に、ロウアドレスＲＡＤＴが示す通常メモリセルＭＣとは異なるメモリマットに属する冗長メモリセルＲＭＣにアクセスするサブワードドライバＳＷＤＲとを備える。 - 特許庁

When the write data do not coincide with the logical value of the stored data in the memory cell, the data are again written into the target memory (step S4).例文帳に追加

この書込データとメモリセルの記憶データの論理値が不一致の場合、再度、書込対象のメモリセルへデータを書込む（ステップＳ４）。 - 特許庁

To obtain a non-volatile semiconductor memory having high reliability and capable of reducing the stress to be applied to a memory cell at the time of applying an erase pulse.例文帳に追加

消去パルス印加時にメモリセルに加えられるストレスを低減できる信頼性の高い不揮発性半導体メモリ装置を得る。 - 特許庁

Even when the memory cell array 100 is put in the busy state, necessary data can be input to the first memory device 10 by the first to third buffers 14 to 16.例文帳に追加

第１〜第３バッファ１４〜１６により、ビジー状態であっても第１メモリ装置１０に必要なデータを入力可能になる。 - 特許庁

To provide a memory cell device which can achieve high memory density and different resistance values exceeding two, and to provide its manufacturing method.例文帳に追加

記憶密度が高く、２を越える数の異なる抵抗値を得ることができるようなメモリセル装置及びその製造方法を提供する。 - 特許庁

After that, data are read out from all memory cells 10, and the leak from the memory cell 10 is determined in accordance with values of the read data.例文帳に追加

その後、全てのメモリセル１０からデータを読み出し、読み出したデータの値に応じて、そのメモリセル１０からのリークの有無を判断する。 - 特許庁

The memory cell, whose storage element is an electromagnetic element, is a static writing-and-reading memory which stores data until the data are deleted.例文帳に追加

前記メモリーセルは、電磁気素子を記憶素子とする消去されるまではデータを記憶しているスタティック書き込み読み出しメモリーセルである。 - 特許庁

To provide a ferroelectric memory device in a reference memory cell system, in which standard electric potential is finely controlled for high accuracy screening.例文帳に追加

基準電位を細かく制御し、高精度のスクリーニングを可能にしたリファレンスメモリセル方式の強誘電体メモリ装置を提供する。 - 特許庁

The device for sensing a conductance of a memory cell from the fixed memory medium and sensing the line of the magnetic force by using a moving coil is manufactured.例文帳に追加

固定したメモリー媒体から、メモリー素子のコンダクタンスを検知し、運動するコイルを用いて磁力線を検知する装置を製作する。 - 特許庁

To reduce the area of a memory cell and to simplify manufacturing process by fine patterning in a semiconductor memory device, having an erasing gate electrode.例文帳に追加

消去ゲート電極を備えた半導体記憶装置において、微細化によるメモリセル面積の縮小と工程の簡略化とを図る。 - 特許庁

METHOD FOR READING OUT STATE FROM FERROELECTRIC TRANSISTOR IN MEMORY CELL AND MEMORY MATRIX AND STORING STATE IN IT例文帳に追加

メモリセルおよびメモリマトリクス中の強誘電性トランジスタから状態を読み出し、その中に状態を状態を記憶させるための方法 - 特許庁

To provide a resistance change memory device for stabilizing the resistance state transition of a memory cell autonomously by a simple circuit.例文帳に追加

メモリセルの抵抗状態遷移を簡単な回路で自律的に安定化させることを可能とした抵抗変化メモリ装置を提供する。 - 特許庁

To provide a semiconductor memory device that achieves high integration while achieving power consumption reduction in the whole memory cell array.例文帳に追加

メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device in which a regulated voltage applied to a memory cell transistor can be set to an optimum value.例文帳に追加

メモリセルトランジスタに印加するレギュレート電圧を最適値に設定することができる不揮発性半導体記憶装置を提供すること。 - 特許庁

In the semiconductor memory device, a memory cell is connected with a local sense amplifier and a global sense amplifier via a local bit line and a global bit line.例文帳に追加

半導体記憶装置において、メモリセルはローカルビット線及びグローバルビット線を介してローカルセンスアンプとグローバルセンスアンプに接続される。 - 特許庁