「N- type」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

Thus, it is not necessary to form the P+ type contact layer 17 on a surface of the P type base layer 13 in parallel to the N+ type source layer 18, and the N+ type source layer 18 can be narrowed.例文帳に追加

これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。 - 特許庁

The semiconductor device has n-type and p-type polysilicons 2, 3 adjacent to each other and has a silicide layer 4 so formed as to be extended from the n-type polysilicon 2 to the p-type polysilicon 3.例文帳に追加

相互に隣接されたｎ型及びｐ型のポリシリコン２，３と、ｎ型ポリシリコン２上からｐ型ポリシリコン３上に亘って延在するように形成されたシリサイド層４を備える。 - 特許庁

N+ type diffusion regions 6a-6d as well as P- type diffusion region 5a and the like are formed on the surface and its vicinity of an N- type epitaxial layer 2 on a p-type silicon substrate 1.例文帳に追加

ｐ型シリコン基板１上のＮ−型エピタキシャル層２の表面およびその近傍にＮ＋型拡散領域６ａ〜６ｄおよびＰ型拡散領域５ａ等が形成されている。 - 特許庁

A semiconductor light emitting device includes an n-type semiconductor layer 11, a p-type semiconductor layer 13, and an active layer 12 having a multilayer quantum well structure sandwiched by the n-type semiconductor layer and the p-type semiconductor layer.例文帳に追加

半導体発光装置は、ｎ型半導体層１１とｐ型半導体層１３とに挟まれてなる多重量子井戸構造を有する活性層１２とを有している。 - 特許庁

An N+-type buried guard layer 2 is formed which extends to both the N-type epitaxial layer 3 as a bottommost layer of the IGBT type formation region 50 and the P-type semiconductor substrate 1.例文帳に追加

該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。 - 特許庁

The n-type absorption reducing layer 4 has a larger Al composition ratio than the n-type clad layer 5, and the p-type absorption reducing layer 12 has a larger Al composition ratio than the p-type second clad layer 11.例文帳に追加

ｎ型吸収低減層４はｎ型クラッド層５よりもＡｌ組成比が大きく、ｐ型吸収低減層１２はｐ型第２クラッド層１１よりもＡｌ組成比が大きい。 - 特許庁

To provide a semiconductor element including an n-type clad layer having characteristics required for an n-type clad layer or a p-type clad layer having characteristics required for a p-type clad layer.例文帳に追加

ｎ型クラッド層に要求される特性を有するｎ型クラッド層またはｐ型クラッド層に要求される特性を有するｐ型クラッド層を備えた半導体素子を提供する。 - 特許庁

An N type GaN layer 2 and a P type GaN layer 3 are laminated, and these N type GaN layer 2 and P type GaN layer 3 are processed to have a trapezoidal shape thus forming a mesa 4.例文帳に追加

Ｎ型ＧａＮ層２、Ｐ型ＧａＮ層３が積層され、これらＮ型ＧａＮ層２およびＰ型ＧａＮ層３が台状に加工されてメサ部４が形成されている。 - 特許庁

A deep P type well region 13 and a shallow P type well region 15 are formed on the deep N type well regions 12 thus fabricating an N type variable substrate bias transistor 16.例文帳に追加

Ｎ型の深いウェル領域１２の上に、Ｐ型の深いウェル領域１３とＰ型の浅いウェル領域１５を形成して、Ｎ型の基板バイアス可変トランジスタ２６を形成する。 - 特許庁

In the p-type base layer 3, an n-type emitter layer 4 is formed and in a region on the surface of the n-type base layer 1, which is different from the p-type base layer 3, a trench groove 8 is formed.例文帳に追加

そして、ｐ型ベース層３内にはｎ型エミッタ層４が形成され、また、ｎ型ベース層１の表面でｐ型ベース層３と異なる領域にはトレンチ溝８が形成されている。 - 特許庁

To provide a method of manufacturing an n-type chalcogenide material and a p-type chalcogenide material, and a method of manufacturing a chalcogenide thin-film transistor using the n-type chalcogenide material and the p-type chalcogenide material.例文帳に追加

ｎ型カルコゲニド素材とｐ型カルコゲニド素材を製造する方法、ｎ型カルコゲニド素材とｐ型カルコゲニド素材を用いてカルコゲニド薄膜トランジスタを製造する方法を提供する。 - 特許庁

An N-type diffusion layer 9 and a P-type diffusion layer 11 are formed having a space between each other on the P-type semiconductor substrate 1 away from the N-type well 3.例文帳に追加

Ｎ型ウエル３とは間隔をもってＰ型半導体基板１に互いに間隔をもって形成されたＮ型拡散層９及びＰ型拡散層１１が形成されている。 - 特許庁

The optical sensors 4 are constituted of a p+ type region 22 and an n+ type region 24, and a p- type region 26 (overflow barrier) and an n type region 28 as a transfer path are formed at the lower part.例文帳に追加

光センサー４はｐ＋領域２２およびｎ型領域２４から成り、その下にｐ−領域２６（オーバーフローバリア）と、転送路としてのｎ型領域２８が形成されている。 - 特許庁

Related to a semiconductor device comprising p-type and n-type TFTs, a different impurity concentration is separately set for a channel layer of p-type TFT and that of n-type TFT.例文帳に追加

ｐ型及びｎ型ＴＦＴを含む半導体装置において、ｐ型ＴＦＴのチャネル層とｎ型ＴＦＴのチャネル層とで不純物濃度が異なるように独立して設定される。 - 特許庁

On an n-type semiconductor substrate 1, a first p-type well 3 and a second p-type well 4 electrically separated by an n-type well 2, and an element isolation film 5 are formed.例文帳に追加

Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離された、第１のＰ型ウェル３と第２のＰ型ウェル４および素子分離膜５が形成されている。 - 特許庁

The surface layer of the n^--type layer 12 is selectively formed with a p-type region 14, and the surface layer of the p-type region 14 is selectively formed with an n^+-type region 15.例文帳に追加

ｎ^−型層１２の表面層に選択的にｐ型領域１４が形成され、ｐ型領域１４の表面層に選択的にｎ^＋ 型領域１５が形成されている。 - 特許庁

The doping of N-type region 111a and P-type region 112a respectively are executed, independent of the doping of N type diffusion layer of NMOS and the doping of P type diffusion layer of PMOS.例文帳に追加

Ｎ型領域１１１ａ，Ｐ型領域１１２ａのドーピングは、それぞれＮＭＯＳのＮ型拡散層のドーピング，ＰＭＯＳのＰ型拡散層のドーピングと独立に行なわれる。 - 特許庁

On an n-type GaAs substrate 12, an n-type AlGaAs lower clad layer 14, an active layer 16, a p-type AlGaAs upper clad layer 18, and a p-type GaAs cap layer 20 are successively grown.例文帳に追加

ｎ−ＧａＡｓ基板１２上に、ｎ−ＡｌＧａＡｓ下部クラッド層１４、活性層１６、ｐ−ＡｌＧａＡｓ上部クラッド層１８、及びｐ−ＧａＡｓキャップ層２０を成長させる。 - 特許庁

In the N-type diffused source and drain layers 20, there is formed P-type impurity-implanted regions 19 having a P-type impurity concentration lower than that of the N-type diffused source and drain layers 20.例文帳に追加

Ｎ型ソース・ドレイン拡散層２０の内部には、Ｐ型不純物濃度がＮ型ソース・ドレイン拡散層２０よりも低いＰ型不純物注入領域１９が形成されている。 - 特許庁

The solid-state imaging device has an n-type silicon substrate 20; a p-type epitaxial layer 21 formed on the n-type silicon substrate 20; an n-type sensor section 22 formed on the p-type epitaxial layer 21; and an active element formed on the p-type epitaxial layer 21 and reading electric charges obtained by photoelectric conversion by the n-type sensor section 22.例文帳に追加

本実施形態に係る固体撮像装置は、ｎ型シリコン基板２０と、ｎ型シリコン基板２０上に形成されたｐ型エピタキシャル層２１と、ｐ型エピタキシャル層２１に形成されたｎ型センサ部２２と、ｐ型エピタキシャル層２１に形成され、ｎ型センサ部２２により光電変換して得られる電荷を読み出す能動素子とを有する。 - 特許庁

The semiconductor device has, on a P type semiconductor substrate 1, a P+ type collector layer 8 electrically connected to a collector electrode 15 of an IGBT, a P+ type buried layer 4 connected with the P+ type collector layer 8, an N type buried layer 2 below the P+ type buried layer 4, and an N+ type buried layer 3 between the P+ type buried layer 4 and the N type buried layer 2.例文帳に追加

Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。 - 特許庁

The polarity of the second reference voltage Vss2 is plus when the conduction type of the well is a p-type, but it is minus when the conduction type of the well is an n-type.例文帳に追加

第２の基準電圧Vss2の極性は、ウェルの導電型がＰ型であるときはプラス、Ｎ型であるときはマイナスとする。 - 特許庁

Subsequently, a device is formed on the surface side of the N type substrate 10 (FIG.2(e)) and a rear face side of the N type substrate 10 is thinned and an N+ type layer 1 is formed on the rear face side (FIG.2(f)).例文帳に追加

この後、Ｎ型基板１０の表面側にデバイスを形成すると共に（図２（ｅ））、Ｎ型基板１０の裏面側を薄膜化して当該裏面側にＮ＋型層１を形成する（図２（ｆ））。 - 特許庁

An inductor is provided in a specified region and a high concentration n+ type diffused layer is formed beneath an isolating oxide film of that specified region, thereby forming a p-n junction with the n+ type diffused layer and a p- type semiconductor substrate.例文帳に追加

インダクターを設けた所定領域の分離酸化膜下に高濃度Ｎ^+形拡散層を形成して、そのＮ^+形拡散層とＰ^-形半導体基板からなるＰＮ接合を設けている。 - 特許庁

The monitor unit includes an N-type MOSFET for leak current cancellation which adds a source-drain current to the drain of the monitor N-type MOSFET when a gate and a source of the N-type MOSFET for leak current cancellation have substantially equal potential.例文帳に追加

モニタ部は、リーク電流キャンセル用Ｎ型ＭＯＳＦＥＴを有し、そのゲートとソースが略同電位である際のソース−ドレイン間の電流をモニタ用Ｎ型ＭＯＳＦＥＴのドレインに加算する。 - 特許庁

The n-type diffusion layer and the solar cell having the n-type diffusion layer are manufactured by applying the composition for forming the n-type diffusion layer onto a semiconductor substrate and subjecting the applied substrate to heat diffusion treatment.例文帳に追加

このｎ型拡散層形成組成物を半導体基板上に塗布し熱拡散処理を施すことで、ｎ型拡散層、及びｎ型拡散層を有する太陽電池セルが製造される。 - 特許庁

Moreover, an n-type impurity concentration at the lower side of the electrode in the light receiving surface side includes a high concentration n-type layer which is higher than the n-type impurity concentration of the lower side of the light receiving surface other than the electrode in the light receiving surface side.例文帳に追加

さらに、受光面側電極下部のｎ型不純物濃度が受光面側電極以外の受光面下部のｎ型不純物濃度より高い高濃度ｎ型層を有する太陽電池。 - 特許庁

Thereafter, n-type impurity ions are implanted through the insulating film 17 and the side walls 16a and 16b as mask, so as to form n-type source regions 19a and 19c and an n-type drain region 19b.例文帳に追加

その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物のイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。 - 特許庁

In the surface of the semiconductor regions 5, n-type diffusion regions 7 are formed, while between the n-type diffusion regions 7 and an insulation film 2, an n-type high- density embedded region is formed.例文帳に追加

また、半導体領域５の表面にはｎ形拡散領域７を形成すると共に、ｎ形拡散領域７と絶縁膜２との間にはｎ形高濃度埋込み領域を形成する。 - 特許庁

The n-type DBR layer 12 is formed by alternately laminating an n-type InP layer 12a (first semiconductor layer) with low refractive index and an n-type InGaAs layer 12b (semiconductor layer) with high refractive index.例文帳に追加

ｎ型ＤＢＲ層１２は、屈折率が低いｎ型ＩｎＰ層１２ａ（第１半導体層）と屈折率が高いｎ型ＩｎＧａＡｓ層１２ｂ（第２半導体層）を交互に積層したものである。 - 特許庁

A D-type N-channel MOS transistor HND3, an I-type N-channel MOS transistor HN1, and an E-type N-channel MOS transistor HNE1 are connected in parallel between node N2 and node N3.例文帳に追加

ノードＮ２とノードＮ３との間には、Ｄ型ＮチャネルＭＯＳトランジスタＨＮＤ３、Ｉ型ＮチャネルＭＯＳトランジスタＨＮ１、及びＥ型ＮチャネルＭＯＳトランジスタＨＮＥ１が並列に接続されている。 - 特許庁

On an n-type silicon substrate, to which antimony is added as a dopant, having a resistivity which is not lower than 0.04 Ω.cm, an n-type silicon epitaxial layer having a resistivity which is higher than that of the n-type silicon substrate is provided.例文帳に追加

ドーパントとしてアンチモンが添加され抵抗率が０．０４Ω・ｃｍ以上のｎ型シリコン基板上に、該ｎ型シリコン基板よりも高抵抗率のｎ型シリコンエピタキシャル層を有するようにした。 - 特許庁

The first source/drain region includes a first n-type impurity layer and a second n-type impurity layer having an impurity concentration higher and a depth shallower than those of the first n-type impurity layer.例文帳に追加

そして、第１のソース・ドレイン領域が、第１のｎ型不純物層と、第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備えている。 - 特許庁

In a lamp diagnosis device provided with a N-P-N type transistor 15 supplying minute current to a stop lamp 1 and a computer 10 diagnosing the stop lamp 1 based on voltage applied to the stop lamp 1, the N-P-N transistor 15 intermittently supplies the minute current.例文帳に追加

本発明は、ストップランプ１に微電流を入力するn-p-n型トランジスタ１５と、ストップランプ１に加えられている電圧に基づいてストップランプ１を診断するコンピュータ１０と、を備えたランプ診断装置において、n-p-n型トランジスタ１５を、前記微電流を断続的に入力するようにした。 - 特許庁

The semiconductor device is constituted of the integrated circuit equipped with a plurality of p-type electric field effect type transistors, a plurality of n-type electric field effect type transistors, a P-type substrate contact region 6 and an N-type substrate contact region 5 on a substrate.例文帳に追加

半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタ、複数のｎ型電界効果型トランジスタ、Ｐ型基板コンタクト領域６及びＮ型基板コンタクト領域５を備えた集積回路からなる。 - 特許庁

The semiconductor laser comprises on a substrate 11 an n-type cladding layer 12, an n-type guide layer 13, an i-type guide layer 14, an active layer 15, an i-type guide layer 16, an electron barrier layer 17, a p-type superlattice cladding layer 18, and a p-type contact layer 19.例文帳に追加

基板１１上にｎ型クラッド層１２，ｎ型ガイド層１３，ｉ型ガイド層１４，活性層１５，ｉ型ガイド層１６，電子障壁層１７，ｐ型超格子クラッド層１８およびｐ側コンタクト層１９を有する。 - 特許庁

The NPN transistor having an epitaxial region in an N-type silicon/P-type silicon germanium/N-type silicon structure and the PNP transistor having an epitaxial region in a P-type silicon/N-type silicon germanium/P-type silicon structure are formed in the silicon wafer after an element separation oxidized film is formed.例文帳に追加

素子分離酸化膜形成後のシリコン基板に、Ｎ型シリコン／Ｐ型シリコンゲルマニウム／Ｎ型シリコンの構造のエピタキシャル領域を有するＮＰＮトランジスタと、Ｐ型シリコン／Ｎ型シリコンゲルマニウム／Ｐ型シリコンの構造のエピタキシャル領域を有するＰＮＰトランジスタを形成する。 - 特許庁

An n-type semiconductor region 12 and a p-type semiconductor region 13 are provided on a semi-insulating GaAs substrate 11 and an n-type ohmic electrode 14 is provided on the n-type semiconductor region 12, while a p-type ohmic electrode 15 is provided on the p-type semiconductor region 13.例文帳に追加

半絶縁性ＧａＡｓ基板１１上にｎ型半導体領域１２とｐ型半導体領域１３を設け、ｎ型半導体領域１２上にｎ型オーミック電極１４を設け、ｐ型半導体領域１３上にｐ型オーミック電極１５を設けている。 - 特許庁

A first n-type conductive area 2 and a second n-type conductive area 3 are formed on a p-type semiconductor substrate 1, and first p-type conductive areas 4, 5, and 6 are formed in the first conductive area 2, and second p-type conductive areas 7, 8, and 9 are formed in the second n-type conductive area 3.例文帳に追加

Ｐ型の半導体基板１に第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成し、第１Ｎ型導電領域２内に第１Ｐ型導電領域４，５，６、前記第２Ｎ型導電領域３内にＰ型の第２Ｐ型導電領域７，８，９を形成する。 - 特許庁

An i-type amorphous silicon layer 14 and a p-type amorphous silicon layer 15 get into a via hole of an n-type single-crystal silicon substrate 11 while an i-type amorphous silicon layer 12 and an n-type amorphous silicon layer 13 get into a via hole of the n-type single-crystal silicon substrate 11.例文帳に追加

ｉ型非晶質シリコン層１４とｐ型非晶質シリコン層１５とは、ｎ型単結晶シリコン基板１１が有する貫通孔内に入り込み、ｉ型非晶質シリコン層１２とｎ型非晶質シリコン層１３とは、ｎ型単結晶シリコン基板１１が有する貫通孔内に入り込む。 - 特許庁

At least a channel region is composed of at least one P-type or N-type nanoparticle arrayed in the longitudinal direction, and the P-type or the N-type nanoparticles are arrayed, in parallel with a P-type or N-type nanoparticle line partitioned on a board.例文帳に追加

少なくともチャンネル領域が、長手方向に配列された少なくとも一つのＰ型またはＮ型ナノ粒子よりなり、Ｐ型またはＮ型ナノ粒子は、それぞれその長手方向が、基板上に区画されたＰ型またはＮ型ナノ粒子ラインと平行に配列されている。 - 特許庁

An N-type transistor constituting the switch elements SS and SA for sampling and flip-around, respectively, is formed at a second P-type well PWL2 separated from the first P-type well PWL1, and a P-type transistor is formed at a second N-type well NWL2 separated from the first N-type well NWL1.例文帳に追加

サンプリング用及びフリップアラウンド用スイッチ素子ＳＳ、ＳＡを構成するＮ型トランジスタは第１のＰ型ウェルＰＷＬ１と分離された第２のＰ型ウェルＰＷＬ２に形成され、Ｐ型トランジスタは第１のＮ型ウェルＮＬ１と分離された第２のＮ型ウェルＮＷＬ２に形成される。 - 特許庁

An n-type InP clad layer 2, a GRIN-SCH-MQW active layer 3, a p-type InP spacer layer 4, a p-type InP clad layer 6 and a p-type InGaAsP contact layer 8 are sequentially laminated on an n-type InP substrate 1, and an n-type electrode 11 is disposed on the lower part of the substrate 1.例文帳に追加

ｎ−ＩｎＰ基板１上に順次ｎ−ＩｎＰクラッド層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３、ｐ−ＩｎＰスペーサ層４、ｐ−ＩｎＰクラッド層６、ｐ−ＩｎＧａＡｓＰコンタクト層８を積層し、ｎ−ＩｎＰ基板１の下部にはｎ型電極１１を配置する。 - 特許庁

The semiconductor element is represented by a structure in which a third n-type GaN-type semiconductor layer 3, a first n-type GaN-based semiconductor layer 4, an i-type GaN-based semiconductor layer 5, a p-type GaN-based semiconductor layer 6, and a second n-type GaN-based semiconductor layer 7 are laminated on a substrate 1.例文帳に追加

基板１の上に第３ｎ型ＧａＮ系半導体層３、第１ｎ型ＧａＮ系半導体層４、ｉ型ＧａＮ系半導体層５、ｐ型ＧａＮ系半導体層６、第２ｎ型ＧａＮ系半導体層７が積層された積層構造で表される。 - 特許庁

On the n^+ GaAs layer 3, an n^- GaAs layer 4 having an implanted low concentration n-type impurity is partially formed.例文帳に追加

ｎ＋ＧａＡｓ層３上には、低濃度のｎ型不純物が注入されたｎ−ＧａＡｓ層４が部分的に形成されている。 - 特許庁