「Selective Memory」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a nonvolatile semiconductor memory device having selective transistors with excellent cut-off characteristics and low power consumption while reducing a manufacturing cost.例文帳に追加

製造コストを抑制しつつも、カットオフ特性が良好な選択トランジスタを有し、且つ消費電力も小さい不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor device wherein the resistance delay in a selective gate region and a peripheral circuit region is avoided while miniaturizing a memory cell array region.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。 - 特許庁

To provide the radio selective calling receiver that is also provided with a crime prevention bell function to store an operation time of the crime prevention bell function to a memory.例文帳に追加

防犯ベル機能を兼備して、防犯ベル機能を動作させた時刻をメモリに記憶して保存するようにした無線選択呼出受信機を提供する。 - 特許庁

The first memory cell C-T1 connecting to the first selective transistor S-T1 has a central transistor parallel connecting to drains and commonly connecting to sources while the second memory cell C-T2 connecting to the second selective transistor S-T2 has another central transistor also parallel connecting to drains and commonly connecting to sources.例文帳に追加

第１のメモリセルＣ Ｔ１は第１の選択トランジスタＳ Ｔ１に接続され、ドレインが並列に接続され、ソースが共通に接続されたセルトランジスタを有し、第２のメモリセルＣ Ｔ２は第２の選択トランジスタＳ Ｔ２に接続され、ドレインが並列に接続され、ソースが共通に接続されたセルトランジスタを有する。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

The semiconductor memory device is provided with an identification signal generating part generating an identification signal indicating that a memory device is in write operation, and a selective delay part delaying selectively a command system signal of the memory device in accordance with the identification signal.例文帳に追加

本発明に係る半導体メモリ装置は、メモリ装置が書き込み動作を行っていることを示す識別信号を生成する識別信号生成部と、メモリ装置のコマンド系信号を、前記識別信号に応じて選択的に遅延させる選択的遅延部とを備える。 - 特許庁

To provide a semiconductor storage device, which simply makes only the malfunctioning block to be non-selective, when the malfunctioning block is included in the plurality of memory blocks, and which can execute a prescribed test operation for the plurality of memory blocks.例文帳に追加

複数のメモリブロックの中に不良ブロックが含まれる場合に、その不良ブロックだけを簡易的に非選択にして、複数のメモリブロックに対して所定のテスト動作を実行可能な半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory and its manufacturing method, in which a gate insulating film of a peripheral circuit part can be formed thinner than the gate insulating film of a cell part, and a selective transistor in a memory cell column can be made fine.例文帳に追加

周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法を提供する。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁

On the other hand, while the CPU 37 is non-accessed to the internal memory 32, the switch circuit 34 and the selective circuit 36 are made into connected states so as to permit the access from the outside.例文帳に追加

一方、ＣＰＵ３７が内部メモリ３２にアクセスしていない間は、スイッチ回路３４および選択回路３６を接続状態にして、外部からのアクセスを許可する。 - 特許庁

To provide a cover lift-up type memory card connector having improved fixing performance when lifting up a metal cover at a selective angle, while avoiding the deformation of an insulating base in high-temperature environment.例文帳に追加

高温環境において絶縁ベースの変形が避けられ、金属蓋を任意角度に持ち上げても優れた固定性を有する蓋持ち上げ式メモリカードコネクタを提供する。 - 特許庁

At the same time, a film thickness of a second underlayer electrode layer 33b of a selective gate transistor ST is made thicker than a film thickness of a first underlayer electrode layer 31a of a memory cell transistor MT.例文帳に追加

同時に、選択ゲートトランジスタＳＴの第２下層電極層３３ｂの膜厚をメモリセルトランジスタＭＴの第１下層電極層３１ａの膜厚より厚くする。 - 特許庁

To provide a contact arrangement that can lower the resistance of a selective transistor line and a source line in a NAND type flash memory array, and its manufacturing method.例文帳に追加

ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory where various characteristics of a memory cell transistor such as a data writing characteristic, a data holding characteristic, resistance to read-out stress or the like, and a cut off characteristic of a selective gate transistor both can be made excellent.例文帳に追加

データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とをともに良好にできる不揮発性半導体記憶装置を提供すること。 - 特許庁

The selective transistor has a double-layer gate electrode structure composed of a charge store electrode 2 and a control electrode 4, the unit array of memory transistors is connected to source lines 12 and bit lines 7 via the memory transistors.例文帳に追加

メモリトランジスタと選択トランジスタとは、電荷蓄積電極２及び制御電極４からなる２層ゲート電極構造を有し、選択トランジスタを介してメモリトランジスタの単位列をソース線１２及びビット線７に接続している。 - 特許庁

A first memory gate electrode MG1 consisting of a polycrystalline silicon film is formed on the gap-section side between a selective gate electrode CG and a memory gate electrode MG, and a second memory gate electrode MG2 consisting of the polycrystalline silicon film having an impurity concentration higher than that of the polycrystalline silicon film configuring the first memory gate electrode MG1 is formed on the source-region Srm side.例文帳に追加

選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間のギャップ部側に多結晶シリコン膜からなる第１メモリゲート電極ＭＧ１を設け、ソース領域Ｓｒｍ側に第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜よりも不純物濃度の高い多結晶シリコン膜からなる第２メモリゲート電極ＭＧ２を設ける。 - 特許庁

When this inkjet recording head is mounted, the recording apparatus reads out the block number corresponding to respective nozzles from the memory, and based on the number, a block selective signal to the respective nozzle is changed, and the changed block selective signal is transmitted to the inkjet recording head to perform driving.例文帳に追加

記録装置はこのインクジェット記録ヘッドを装着すると、メモリから各ノズルに対応したブロック番号を読出し、その番号に基づいて、各ノズルに対するブロック選択信号を変更し、その変更したブロック選択信号をインクジェット記録ヘッドに転送して駆動する。 - 特許庁

To provide a semiconductor memory device capable of constituting a wiring pattern satisfying constrained conditions about low manufacturing expenditure, limit in a lithographic technology, and arrangement of selective transistors.例文帳に追加

低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たした配線パターンを構築することが可能な半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor storage device, having a laminate type memory structure, which has a hierarchic selective transistor having a simpler structure than before.例文帳に追加

積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。 - 特許庁

A conductive layer 11 constituted of polysilicon added with impurities, for example, is embedded on the memory cell transistor 7 and the source side selective transistor 9 through an insulation film 10.例文帳に追加

メモリセルトランジスタ７上及びソース側選択トランジスタ９上には、絶縁膜１０を介して、例えば不純物が添加されたポリシリコンからなる導電層１１が埋めこまれている。 - 特許庁

To suppress the conductance of a non-selective cell from degrading while preventing the occurrence of read disturbance phenomenon even when a coupling capacity between adjacent cells is increased in a NAND flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて隣接セル間での結合容量が増大した場合においても、リードディスターブ現象の発生を防止しつつ、非選択セルのコンダクタンスの低下を抑制する。 - 特許庁

Then, the selective erasing for each word line is repeatedly conducted until the threshold voltages of the memory cells which are connected to all word lines become lower than the erasing threshold voltage.例文帳に追加

このような各ワードラインに対する選択的消去は、全てのワードラインに連結されたメモリセルのスレッショルド電圧が消去スレッショルド電圧より低くなるまで反復的に遂行される。 - 特許庁

Selective transistors Trs1 and Trs2 are respectively provided in the P-well regions same as the memory cell transistors bonded with corresponding sub bit lines, out of the P-well regions 10.1 and 10.2.例文帳に追加

選択トランジスタＴｒｓ１およびＴｒｓ２は、Ｐウェル領域１０．１および１０．２のうち、対応するサブビット線が結合するメモリセルトランジスタと同一のＰウェル領域に設けられる。 - 特許庁

To obtain selective call radio receiver with a display capable of simpli fying, shortening and displaying received information or long sentence informa tion already stored in an information memory.例文帳に追加

受信情報あるいは情報メモリ部に格納済みの長文の情報を簡素化、短縮化して表示が可能となる表示付き無線選択呼出受信機を提供すること。 - 特許庁

To provide a data processing device capable of improving the convenience in the selective set of the erasing and writing processing to an on-chip nonvolatile memory on board or by a PROM writer.例文帳に追加

オンチップ不揮発性メモリに対する消去及び書込み処理をオンボードとＰＲＯＭライタにより可能にする場合の利便性を向上させることができるデータ処理装置を提供する。 - 特許庁

In the selective erasing method for the flash memory, when the threshold voltage of the memory cell which is connected to an arbitrary word line being erased is lower than a prescribed erasing threshold voltage, no further erasing for the memory cell connected to the word line is performed and the erasing is conducted only for the remaining cells.例文帳に追加

本発明のフラッシュメモリのための選択的消去方法は、消去された任意のワードラインに連結されたメモリセルのスレッショルド電圧が所定の消去スレッショルド電圧より低ければ、当該ワードラインに連結されたメモリセルに対する消去は、それ以上遂行せず、残りのセルに対してのみ消去を遂行する。 - 特許庁

In the distribution of information to the wireless selective calling receivers to which at least one selective calling number is written, a group or individual identification ID included in the information is distributed, the group or individual ID is stored in a writable/readable memory of each selective calling receiver, which keeps its reception function only when the ID is matched with the received ID.例文帳に追加

少なくとも１つの選択呼出番号を書き込んだ複数の無線選択呼出受信機に対し、情報を配信するに際し、情報中にグループ又は個別識別用ＩＤを含めて送信すると共に各選択呼出受信機には書き込み読み出し可能なメモリの中にグループＩＤ又は個別ＩＤを記憶しておき、受信した前記ＩＤと一致する場合のみ、受信機能を継続する。 - 特許庁

To provide a method of manufacturing NAND flash memory device by which, in a process wherein a bonding region of a selective transistor is exposed to form a contact plug, a gate and the contact plug are prevented from short-circuiting.例文帳に追加

ＮＡＮＤ型フラッシュメモリの形成において、選択トランジスタの接合領域を露出させ、コンタクトプラグを形成する過程でゲートとコンタクトプラグが短絡することを防止する製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device defective rewriting caused by an increase in a leak current in channel can be suppressed in a self-selective rewriting means by sub-threshold CHE.例文帳に追加

サブスレッショルドＣＨＥによる自己選択的な書戻し手法において、チャネル性リーク電流の増大による書戻し不良を抑制することができる不揮発性半導体記憶装置を提供する。 - 特許庁

When the selective area for selection has been just previously operated, this system controller 26 enlarges the sensitive area for selection, and stands ready for the next operation based on the touch position information of the memory 30.例文帳に追加

システム制御装置２６は、メモリ３０のタッチ位置情報に基づき、直前に操作されたのが選択用感応エリアの場合に、その選択用感応エリアを拡大して、次の操作を待機する。 - 特許庁

In writing operation, by the low data holding power supply control circuit 150, the voltage for the low data holding power supply for the memory cell in a selective column is also controlled to be higher in the degree of 0.1 V than the ground level.例文帳に追加

また、書き込み動作時には、ローデータ保持電源制御回路１５０により、選択カラムにおけるメモリセルのローデータ保持電源の電圧を接地レベルよりも０．１Ｖ程度高い電圧に制御する。 - 特許庁

A correlation with the frame before by one delayed by a frame memory 9 is taken and coded, and selected as a P picture as the selective means 11 in the inter-frame predictive coding means 10 in other frames.例文帳に追加

また、他のフレームは、フレーム間予測符号化手段１０において、フレームメモリ９で遅延された１つ前のフレームとの相関がとられて符号化され、選択手段１１でＰピクチャとして選択される。 - 特許庁

The disclosed selective etching process is sufficiently suitable for ferroelectric memory device fabrication using a conductive oxide/ferroelectric interface having silicon nitride as a material for encapsulating a ferroelectric substance.例文帳に追加

開示された選択的エッチングプロセスは、強誘電体の封じ込め材料として窒化シリコンを有する導電性酸化物／強誘電体界面を用いる強誘電体メモリデバイス製造に十分適している。 - 特許庁

When bottles are not raw, if both shapes and colors of the bottles are stored in a memory part, their colors corresponding to the stored data are specified as selective divisions, and if both shapes and colors are not stored, their colors are specified as selective divisions.例文帳に追加

生ビンでなく、ビンＷの形状および撮影色がともに前記記憶部内に予め記憶されている記憶情報値に該当する場合はその記憶情報値に対応する実際のビンＷの色を選別区分として指定し、また該当しない場合は撮影色を選別区分として指定する。 - 特許庁

The semiconductor memory is provided with a semiconductor substrate, an element region arranged on an upper part of the semiconductor substrate, an element isolation region arranged between the adjacent element regions, one or more electrically rewritable memory cell transistors arranged in the element region, and two selective transistors holding the memory cell transistor there between arranged in the element region.例文帳に追加

半導体記憶装置は、半導体基板と、半導体基板の上部に配置された素子領域と、隣接する素子領域の間に配置された素子分離領域と、素子領域に配置された、電気的に書き換え可能な１つ以上のメモリセルトランジスタと、素子領域に配置された、メモリセルトランジスタを挟み込む２つの選択トランジスタとを具備する。 - 特許庁

To provide a nonvolatile semiconductor memory and its writing method in which an additional writing is conducted without conducting an erroneous writing even though there exists a memory cell to which data are written into its drain side while supplying a writing non-selective voltage using a local selfboost system.例文帳に追加

ローカルセルフブースト方式を用いて書き込み非選択電圧を供給する際に、ドレイン側に書き込まれている状態のメモリセルが存在しても、誤書き込みせずに追加書き込みを行うことができる不揮発性半導体メモリ及びその書き込み方法を提供することを目的としている。 - 特許庁

The magnetic memory of spin injection writing type comprises a memory cell 1 having a magnetoresistive effect element 3 whose one end is connected to a first node and a selective transistor 4 of which a first diffusion region is connected to the other end of the magnetoresistive effective element and the second diffusion region is connected to the second node.例文帳に追加

スピン注入書き込み型磁気記憶装置は、一端が第１ノードに接続される磁気抵抗効果素子３と、第１拡散領域が磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタ４とを有するメモリセル１を含む。 - 特許庁

An operator selects one of switches 12a (infant mode), 12b (standard mode), 12c (cartilage mode) of the selective technique operation panel 12, so that the mode in the memory is selected, and the radioscopy can be implemented in the most suitable X-ray condition.例文帳に追加

術者が選択技操作盤１２のスイッチ１２ａ（小児モード）、１２ｂ（標準モード）、１２ｃ（軟骨モード）を選択することで、メモリ内のモードが選択され、最適なＸ線条件で透視することができる。 - 特許庁

A comparative analysis of gene expression arrays from antigen-specific CD4+T cells differentiating to either an effector/memory or a regulatory phenotype reveals Treg selective expression of LAG-3 (CD223), a CD4-related molecule that binds MHC class II.例文帳に追加

エフェクター／メモリーまたは調節性の表現型のいずれかに分化する抗原特異的なCD4+T細胞からの遺伝子発現アレイの比較解析により、MHCクラスII組織に結合するCD4関連分子のLAG-3（CD223）のTreg選択的な発現。 - 特許庁

The electronic camera 2 provided with a memory card 1 that is removably incorporated into a camera body reads schedule data written in the memory card 1 at start or when a prescribed selective operation is made and automatically sets its function and makes photographing on the basis of the schedule data.例文帳に追加

カメラ本体に着脱可能に組み込み可能なメモリ・カード１を備えた電子カメラ２において、起動時または所定の選択操作がなされたときにメモリ・カード１に書き込まれているスケジュールデータを読み込み、当該スケジュールデータに基づいて自動的に機能設定および撮影を行うように構成した。 - 特許庁

A memory cell 100 consists of MFSFET 21 whose gate insulating film is constituted of ferroelectric film 13 and selective switching elements 22, 23 consisting of an MISFET, whose gate insulating film is constituted of paraelectric film 16, while a load element 24 for read-out, is connected to the memory cell 100 in series.例文帳に追加

ゲート絶縁膜が強誘電体膜１３で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜１６で構成されたＭＩＳＦＥＴからなる選択スイッチング素子２２、２３とでメモリセル１００が構成され、メモリセル１００に直列に読み出し用の負荷素子２４が接続されている。 - 特許庁

To provide a semiconductor memory device in which the depth of an element isolation region is adjusted for each of different element formation regions such as a contact region, selective gate region, and memory cell region, for easy embedding of an insulating film for each element isolation region, resulting in improved reliability in electrical characteristics of element isolation regions.例文帳に追加

コンタクト領域、選択ゲート領域及びメモリセル領域等の異なる素子形成領域毎に素子分離領域の深さを調整して、素子分離領域毎に絶縁膜の埋め込みを容易にし、各素子分離領域の電気的特性の信頼性を向上する半導体記憶装置を提供する。 - 特許庁

Then, the selective MISFET Qs of the DRAM memory cell region keep connecting holes 19 and 21, opened in the first sidewall spacers 14 in a self-aligned manner so that a junction is formed which connects a conductor 20 to a bit-line BL.例文帳に追加

次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。 - 特許庁

To provide a flash memory element effective in suppression of generation of an interference phenomenon in a partial selective transistor region of a substrate of a Source Select Line SSL and Drain Select Line DSL, and to provide its manufacturing method.例文帳に追加

ソース選択ライン(Source Select Line; SSL)とドレイン選択ライン(Drain Select Line; DSL)の形成領域である半導体基板の一部の選択トランジスタ領域にて干渉現象の発生の抑制に有効なフラッシュメモリ素子とこの製造方法を提供する。 - 特許庁

A selective technique operation panel 12 is provided for an operation panel 11a of the controller 11, and relationships between the most suitable tube voltages and tube currents corresponding to respective radioscopy positions are plurally stored in a memory of the controller 11 as a table.例文帳に追加

制御器１１の操作盤１１ａに選択技操作盤１２が設けられており、各透視部位に対応して最適な管電圧と管電流の関係が、テーブルとして制御器１１のメモリに複数記憶されている。 - 特許庁