「array cell」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

This sense circuit has a first circuit branch corresponding to an array circuit path and a second circuit branch corresponding to a reference cell circuit path.例文帳に追加

このセンス回路は、アレイ回路パスに相当する第１の回路ブランチと基準セル回路パスに相当する第２の回路ブランチを有する。 - 特許庁

A circuit and a method for testing a memory cell of a ferroelectric memory device equipped with an array consisting of ferroelectric memory is provided.例文帳に追加

強誘電体メモリセルからなるアレイを具備する強誘電体メモリ装置のメモリセルをテストする回路及び方法が提供される。 - 特許庁

In the memory cell array 1, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Memory cells are arranged respectively at intersection positions of word lines and the first bit lines 1BL formed in each cell array block B0∼B7.例文帳に追加

各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。 - 特許庁

The microchamber array in which one cell is preparatively isolated into the microchamber by the procedure is left at rest and incubated under a high humidity atmosphere.例文帳に追加

上述した手順でマイクロチャンバー内に１細胞が分取されたマイクロチャンバーアレイを高湿度雰囲気下に静置してインキュベートする。 - 特許庁

Block-address selector circuits 32a1, 32b1, 32a2, 32b2,... transmitting selecting signals to each word-line driver circuit are arranged collectively on the left side of the memory cell array.例文帳に追加

各ワード線ドライバ回路に選択信号を供給するブロックアドレス選択回路３２ａ１，３２ｂ１，３２ａ２，３２ｂ２，…は、メモリセルアレイ１の左側にまとめて配置される。 - 特許庁

On the opposite side of the address signal line region RA of the first word line driver region WD1, a memory cell array CA is arranged.例文帳に追加

また、第１のワード線ドライバ領域ＷＤ１のアドレス信号線領域ＲＡとは反対側にメモリセルアレイＣＡが配置されている。 - 特許庁

To provide a semiconductor integrated circuit device including a semiconductor memory which helps to promote microfabrication and higher integration of a memory cell array.例文帳に追加

メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供すること - 特許庁

To restrain an increase in the area of a semiconductor storage device by reducing a well boundary part of a memory cell array.例文帳に追加

メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることを目的としている。 - 特許庁

The first inverting circuit includes an input terminal connected with the bit line of the main cell array and an output terminal connected with another end of the first load element.例文帳に追加

第１反転回路は、メインセルアレイのビットラインに入力端が連結され、第１負荷素子の他端に出力端が連結される。 - 特許庁

To improve tension characteristics and a yield rate by preventing a reduction in the sense margin of a bit line arranged in the end of a memory cell array.例文帳に追加

メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上する。 - 特許庁

A floating gate type electric field effect transistor Tr connected to a word line and a bit line is arranged on a memory cell array in the form of a matrix.例文帳に追加

メモリセルアレイには、ワード線とビット線とに接続された浮遊ゲート型電界効果トランジスタＴｒをマトリクス状に配置している。 - 特許庁

The semiconductor memory has a function to divide a page in the memory cell array into a plurality of e segments and to check the presence of fail bits for each segment in block.例文帳に追加

メモリセルアレイ内のページを複数のセグメントに分割し、各セグメント毎にフェイルビットの存否を一括検知する機能を具備する。 - 特許庁

To provide a non-volatile semiconductor memory with a reduced area of a memory cell array while maintaining the same function as that of a conventional one.例文帳に追加

従来と同等の機能を維持しつつ、メモリセルアレイの面積をより縮小した不揮発性半導体記憶装置を提供する。 - 特許庁

First well regions W1, W2 and second well regions V1, V2, which are extended in the column direction of a memory cell array, are formed alternately.例文帳に追加

メモリセルアレイの列方向に延びる第１のウエル領域Ｗ_1 、Ｗ__2 及び第２のウエル領域Ｖ_1 、Ｖ_2 が交互に設けられている。 - 特許庁

A storage device comprises a cell array 101 provided on a driving circuit 102, in which potential from the driving circuit 102 is supplied to wiring connected to memory cells 100.例文帳に追加

セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。 - 特許庁

Write-in data DQ is taken in by a latch circuit 22 in a period in which read-out of data from a memory cell array is not performed and held.例文帳に追加

書込データＤＱは、メモリセルアレイからのデータの読出が行なわれていない期間にラッチ回路２２により取込まれて保持される。 - 特許庁

To provide a method, apparatus and program for speedily, precisely and easily executing a circuit simulation of a large scale memory cell array such as a DRAM.例文帳に追加

ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを高速、高精度で容易に実行可能とする方法、装置、プログラムの提供。 - 特許庁

A memory cell array region 10 is divided into row blocks11A, 11B for every sub-bit line 40 in which a main bit lines 30 are made to be hierarchy.例文帳に追加

メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。 - 特許庁

To provide a semiconductor memory device which has a memory cell array on which power consumption can be reduced, while in which circuit area can be reduced.例文帳に追加

低消費電力化が可能なメモリセルアレイを有するとともに、回路面積を縮小可能な半導体記憶装置を提供する。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

A nonvolatile semiconductor memory device includes a memory cell array in which electrically re-writable nonvolatile memory cells are arranged, and a control unit.例文帳に追加

不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。 - 特許庁

Read data read from a memory cell array 15 by a read command in a normal operation mode are readable from an external terminal 10.例文帳に追加

通常動作モードにおいてリードコマンドによってメモリセルアレイ１５から読み出されたリードデータが外部端子１０から読み出し可能とされる。 - 特許庁

In discriminating the chip, a hamming distance of the data of the memory cell array is measured, and the chip is discriminated to be identical if the hamming distance is within a prescribed threshold.例文帳に追加

チップの判別は、メモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。 - 特許庁

To provide a semiconductor memory device in which a data set uptime can be made a fixed value independently of storage capacity of a memory cell array.例文帳に追加

データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供する。 - 特許庁

Partial luminous flux condensed on the predetermined cell lens constituting the second lens array 21e is intercepted by the mask 15 in alignment.例文帳に追加

そして、アライメント時には、マスク１５により、第２レンズアレイ２１ｅを構成する所定のセルレンズに集光される部分光束を遮光する。 - 特許庁

Higher-order word data LW and lower-order word data UW are reduced to 8-bit byte data and stored in a memory cell array 10.例文帳に追加

上位ワードデータＬＷおよび下位ワードデータＵＷは、それぞれ８ビットのバイトデータに縮退して、メモリセルアレイ（１０）内に格納する。 - 特許庁

A floating gate electrode FG for information charge storage is provided in a memory cell array MR on a principal plane of a semiconductor substrate 1S.例文帳に追加

半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。 - 特許庁

Thus, a decoder circuit for deciding to select which cell block in an array becomes unnecessary for the sub row decoder and a chip size can be reduced.例文帳に追加

これにより、サブローデコーダには、アレイ内のどのセルブロックを選択するかを決めるデコーダ回路が不要になり、チップサイズを縮小出来る。 - 特許庁

To provide a high-density cross point resistor memory array which is self-aligned to a bottom electrode and has a separated PCMO cell pillar.例文帳に追加

底部電極に対して自己整合された、分離ＰＣＭＯセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供すること。 - 特許庁

The CLK synchronization SRAMIF 21 makes the PDPRAM 20 composed of the DRAM cell array operate as the pseudo-SRAM.例文帳に追加

ＣＬＫ同期ＳＲＡＭＩＦ２１は、ＤＲＡＭセルアレイで構成されているＰＤＰＲＡＭ２０を疑似的にＳＲＡＭとして動作させる。 - 特許庁

The cycle of this clock signal is set according to the information storing and holding time of the memory cell of a memory array 1 during the nonoperation.例文帳に追加

このクロック信号の周期は、非動作時におけるメモリアレイ１のメモリセルの情報記憶保持時間に応じて設定されている。 - 特許庁

The memory cell array is divided in the second direction B and has a plurality of sectors 0, 1, etc., having their lengths in the first direction A.例文帳に追加

メモリセルアレイ領域は、第２の方向Ｂで分割され、第１の方向Ａを長手方向とする複数のセクタ０，１，…を有する。 - 特許庁

To improve property by excluding dummy cell array or by reducing imbalance in a bit line capacity or an adjacent noise caused by the same.例文帳に追加

ダミーセルアレイの排除、またはビット線容量のアンバランス若しくはこれを原因とする隣接ノイズの低減による特性の改善ができる。 - 特許庁

This semiconductor memory device is provided with a refresh control part for performing a refresh operation of a memory cell array having dynamic memory cells.例文帳に追加

半導体メモリ装置は、ダイナミック型のメモリセルを有するメモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部を備える。 - 特許庁

The cell and the array are formed in a semiconductor substrate having a plurality of separated trenches wherein a flat surface is formed between respective trenches.例文帳に追加

セル及びアレイは、離間した複数のトレンチを有し、各トレンチの間には平面が設けられている半導体基板内に形成される。 - 特許庁

Picture data of respective 18 pixels, 4 pixels, 1 pixel of hierarchies 1-3 (8 bits data respectively) are stored in one part 160 of a memory cell array.例文帳に追加

メモリセルアレイの一部１６０ａには、階層１〜３の夫々１６画素、４画素、１画素の画像データ（夫々８ビットデータ）を記憶する。 - 特許庁

METHOD AND APPARATUS FOR EXAMINING EFFECT OF TRANSFECTION OF siRNA INTO CELL BY ANALYZING PLURALITY OF GENE EXPRESSIONS ON MICRO-ARRAY例文帳に追加

マイクロアレイ上で多数の遺伝子発現を分析することにより、ｓｉＲＮＡを細胞にトランスフェクトした効果を調べる方法と装置 - 特許庁

A semiconductor memory device has a memory cell array 22, a row decoder 21, a column decoder 22, an error correction circuit 26, and output circuits 27, 28.例文帳に追加

半導体記憶装置２は、メモリセルアレイ２２、行デコーダ２１、列デコーダ２２、誤り訂正回路２６および出力回路２７，２８を有する。 - 特許庁

To provide a memory array from which readout can be performed satisfactorily by reducing the influence of signals from nonselected memory cells when a memory cell is operated.例文帳に追加

メモリセルの動作時に非選択セルからの信号の影響を小さくし、良好な読み出しが可能となるメモリセルアレイを提供する。 - 特許庁

To provide a semiconductor memory in which a single clock signal is supplied to output circuits corresponding to each memory cell array.例文帳に追加

単一のクロック信号が各メモリセルアレイに対応する出力回路に供給される半導体記憶装置を提供することである。 - 特許庁

A wordline drive circuit 21 for driving each of wordlines (22a, 22b, 22c, 22d,...) is arranged in one direction only of single side of a memory cell array 10.例文帳に追加

各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）をドライブするワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向のみに配置する。 - 特許庁

To provide a semiconductor device wherein a cell array area can be reduced by forming a bit line contact in a cell array region in a narrow width and junction leakage can be prevented by reducing resistance in word lines and the bit line contact, and to provide a method of manufacturing the same.例文帳に追加

セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する - 特許庁

A switching circuit 7 is provided between a row decoder 6 and a memory cell array 1 and a decision can be made whether a fault detected through test is present in a row decoder or a memory cell array by switching a word line 3 selected by the row decoder 6.例文帳に追加

行デコーダーとメモリセルアレイとの間に切り替え回路を設け、行デコーダで選択されたワード線の切り替えを行うことにより、テストにおいて検出された行選択線不良の故障箇所の範囲が行デコーダなのか、又はメモリセルアレイの内部であるのかを特定することができる。 - 特許庁

The device is provided with a read-out/write-in circuit 6a for echo signal and a data register 7a for echo signal which are arranged respectively in parallel to the read-out/ write-in circuit 6 and the data register 6 of the normal cell array 1 side and has the same constitution at the memory cell array 1a for echo signal side.例文帳に追加

ノーマルセルアレイ１側の読み出し／書き込み回路６及びデータレジスタ６とそれぞれ併設されて、エコー信号用メモリセルアレイ１ａ側にも同様の構成のエコー信号用読み出し／書き込み回路６ａおよびエコー信号用データレジスタ７ａが設けられる。 - 特許庁