「array cell」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁

(1) In a cell array binding step, a cell array 200 is held between pressing fixtures 30 and 40 to be bound so that the pressure exerted on the flat exterior (a first flat exterior 110b and a second flat exterior 110c) of an electrode body 110 is in the range of 650 to 8150 kPa.例文帳に追加

（１）電池列拘束工程では、電極体１１０の平坦外面（第１平坦外面１１０ｂ及び第２平坦外面１１０ｃ）にかかる圧力が６５０〜８１５０ｋＰａの範囲内の値となるように、電池列２００を押圧治具３０，４０で挟んで拘束状態にする。 - 特許庁

The device is provided with a read-out/write-in circuit 6a for echo signal and a data register 7a for echo signal which are arranged respectively in parallel to the read-out/ write-in circuit 6 and the data register 6 of the normal cell array 1 side and has the same constitution at the memory cell array 1a for echo signal side.例文帳に追加

ノーマルセルアレイ１側の読み出し／書き込み回路６及びデータレジスタ６とそれぞれ併設されて、エコー信号用メモリセルアレイ１ａ側にも同様の構成のエコー信号用読み出し／書き込み回路６ａおよびエコー信号用データレジスタ７ａが設けられる。 - 特許庁

The programming method includes a step of programming data in a memory cell of a certain pattern within a memory array, and a step of preventing programming of a fixed pattern by periodically scrambling the data so that the data are stored in a memory cell of different pattern within the memory array.例文帳に追加

本発明に係るプログラミング方法は、データをメモリアレイ内の或るパターンのメモリセルにプログラムする段階と、データがメモリアレイ内の異なるパターンのメモリセルに記憶されるように、データを定期的にスクランブルすることによって、固定パターンのプログラミングを防止する段階と、を含んでいる方法。 - 特許庁

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.例文帳に追加

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁

A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.例文帳に追加

バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁

A three-dimensional stacked nonvolatile semiconductor memory includes: a memory cell array comprised of first and second blocks BK<i>, BK<i+1> disposed side by side in a first direction; and a driver 33L disposed on one end of the memory cell array in a second direction orthogonal to the first direction.例文帳に追加

本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33Lとを備える。 - 特許庁

A switching circuit 7 is provided between a row decoder 6 and a memory cell array 1 and a decision can be made whether a fault detected through test is present in a row decoder or a memory cell array by switching a word line 3 selected by the row decoder 6.例文帳に追加

行デコーダーとメモリセルアレイとの間に切り替え回路を設け、行デコーダで選択されたワード線の切り替えを行うことにより、テストにおいて検出された行選択線不良の故障箇所の範囲が行デコーダなのか、又はメモリセルアレイの内部であるのかを特定することができる。 - 特許庁

Only a first level shift circuit LSI out of two kinds of level shift circuits is arranged at a local word drive line driving circuit LWD being near from a memory cell array MCA, a second level shift circuit LS2 is arranged at a global word drive line driving circuit GWD being far from the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡから近い、ローカルワードドライブ線駆動回路ＬＷＤには、二種類のレベルシフト回路のうちの第１のレベルシフト回路ＬＳ１のみを配置し、第２のレベルシフト回路ＬＳ２をメモリセルアレイＭＣＡから離れたグローバルワードドライブ線駆動回路ＧＷＤに配置している。 - 特許庁

This device is provided with a first serial access memory performing delivery and receipt of data with the memory cell array and a second serial access memory performing delivery and receipt of data with the plurality of arithmetic circuit 40 in addition to a memory cell array 10 holding data and a plurality of arithmetic circuit 40 performing receiving operation.例文帳に追加

データを保持しておくメモリセルアレイ１０とデータを受取り演算を行う複数の演算回路４０に加え、メモリセルアレイ１０との間でデータ授受を行う、第１のシリアルアクセスメモリと、複数の演算回路４０との間でデータ授受を行う、第２のシリアルアクセスメモリとを備える。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

To provide a inexpensive semiconductor storage by enabling replacing a defective memory cell of a memory cell array by a redundant memory cell having small scale, and increasing the number of redundant relievable addresses, in a semiconductor storage provided with redundant relieving function.例文帳に追加

冗長救済機能を備えた半導体記憶装置において、小さな規模での冗長メモリセルでメモリセルアレイの不良メモリセルの置き換えを可能とすると共に、冗長救済可能アドレス数を増加させて、安価な半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor device, a solar cell module, a solar cell string and a solar cell array, which are excellent in withstand voltage in insulation between a plurality of semiconductor elements provided on a conductive substrate composed of a conductive material and the conductive substrate.例文帳に追加

導電性材料からなる導電性基板上に設けられる複数の半導体素子と導電性基板との間の絶縁耐電圧性が優れた半導体装置、太陽電池モジュール、太陽電池ストリングおよび太陽電池アレイを提供する。 - 特許庁

This flash memory is provided with memory cell arrays MA, MB including a non-volatile memory cell, multi-level flag sections 15A, 15B, and a CPU 16 for control controlling write-in, read-out, and erasion of data for a memory cell array and a multi-level flag section.例文帳に追加

本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。 - 特許庁

To easily array and install a lot of solar cell modules with a smaller number of components while firmly supporting the solar cell modules and with a smaller number of man hours for work and working hours even when a lot of solar cell modules are installed.例文帳に追加

太陽電池モジュールを強固に支持しながらも、部品点数が少なく、多数の太陽電池を設置する場合であっても、その作業工数や作業時間が少なくて済み、多数の太陽電池モジュールを容易に配列して設置する。 - 特許庁

A data input circuit 4 writes the data into the nonvolatile memory cell of the memory cell array 1 to be selected by an address decoder 2, and at this time, the input data D0-D7 from the writing data control circuit 3 or the aforementioned fixed data are written into the nonvolatile memory cell.例文帳に追加

データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３からの入力データＤ０〜Ｄ７または上記の固定データを書き込む。 - 特許庁

In a memory system of an overlaid system, respective memory cell arrays are activated independently of other memory cell arrays, further, delay of read-out speed by activation of a memory cell array and reset/pre- charge is not caused at the time of read-out between different memory cell arrays by keeping an activation state of respective memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

In the memory system of the overlaid system, respective memory cell arrays are activated independently of the other memory cell arrays, and activation states of respective memory cell arrays are kept, thereby preventing the occurrence of delay of read-out speed caused by activation of the memory cell array at the time of read-out between different memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.例文帳に追加

セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁

To provide a solar cell array constituting method which can obtain the capacity of a whole solar cell array to the maximum in an area which can install a solar cell module in a limited manner and that design flexibility is high in which desirable configuration is possible, and to provide a solar power generation apparatus which can take out a generated power efficiently.例文帳に追加

限られた太陽電池モジュール設置可能エリアにおいて、太陽電池アレイ全体の容量を最大に得ることができ、また、デザイン上好ましい構成が可能である設計自由度の高い太陽電池アレイ構成方法を提供するとともに、発電電力を効率的に取り出すことができる太陽光発電装置を提供すること。 - 特許庁

First switches 61, 72, and 73 supply the 1st voltage generated by the constant voltage generator circuit 71 to a 2nd bit line disposed close to a 1st bit line, the well where the memory cell array is formed, and the source line of the memory cell array, when reading the memory cell connected to the 1st bit line among the bit lines.例文帳に追加

複数の第１のスイッチ６１，７２，７３は、ビット線のうち第１のビット線に接続されたメモリセルから読み出し動作を行なう場合、第１ビット線に隣接して配置された第２のビット線と、メモリセルアレイが形成されたウェルと、メモリセルアレイのソース線に、定電圧発生回路７１により発生された第１の電圧を供給する。 - 特許庁

Furthermore, the microwell array chip has a plurality of the micowells of which the each contains one of the test lymphocyte and is used in detecting the antigen-specific lymphocyte in such a manner that the antigen is added to each of the microwells to stimulate the cell and the cell which reacts with the antigen is detected.例文帳に追加

このマイクロウェルアレイチップの各マイクロウェルに抗原を添加し、細胞を刺激し、抗原に反応する細胞を検出することを含む、抗原特異的リンパ球の検出方法。 - 特許庁

In the method for manufacturing the liquid crystal display device which has an array stage, a cell stage, and the module stage, visual inspection is performed after illumination inspection when a liquid crystal panel is inspected in the ending of the cell stage.例文帳に追加

アレイ工程、セル工程、モジュール工程を有する液晶表示装置の製造方法において、セル工程の最後に行う液晶パネルの検査では、点灯検査後に外観検査を行う。 - 特許庁

Consequently, the influence of an proximity effect is absorbed in this portion, and the influence of the proximity effect does not attain to a memory element in a memory cell array area B as is the case with a DRAM adopting a conventional half cell.例文帳に追加

従って、この部分で近接効果の影響が吸収され、従来のハーフセルを採用したＤＲＡＭと同様に、メモリセルアレイ領域Ａ内の記憶素子には近接効果の影響は及ばない。 - 特許庁

Since the source side local bit lines are coupled to a ground node at their both ends, the memory cell source resistance is reduced and the in-array positional dependency of the source resistance of the memory cell is reduced.例文帳に追加

ソース側ローカルビット線がその両端で接地ノードに結合されるため、メモリセルソース抵抗を低減することができまた、メモリセルのソース抵抗のアレイ内位置依存性を低減することができる。 - 特許庁

In a phase change memory 40, a memory cell array is prepared, which consists of a memory cell portion in which a plurality of memory cells are connected in series, to which a memory transistor and a phase change film are connected in parallel, and a select transistor portion.例文帳に追加

相変化メモリ４０では、メモリトランジスタと相変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

In an integrated circuit which is composed of an array-like standard cell logic having an auxiliary gate logic scattered in itself, the auxiliary gate logic can be connected to the standard cell logic through an upper level conductor.例文帳に追加

自身内に散在した予備ゲート論理を有するアレイ状の標準セル論理からなる集積回路において、予備ゲート論理は、上位レベルコンダクタを通して標準セル論理に接続可能である。 - 特許庁

In the upper part of a memory cell region where a transistor array of the stack type gate structure including a stray gate is formed, a barrier including Ti covering the memory cell region is formed and a passivation layer is also formed at the upper part thereof.例文帳に追加

浮遊ゲートを持つスタック型ゲート構造のトランジスタアレイが形成されたメモリセル領域の上方に、メモリセル領域を覆うＴｉ含有バリアを形成し、その上方にパッシベーション層を形成する。 - 特許庁

To provide a semiconductor memory apparatus in which refresh operation of a second time is performed for a memory cell existing in the same memory sub-array which is different from a memory cell refreshed by refresh operation of a first time.例文帳に追加

１回目のリフレッシュ動作でリフレッシュされるメモリセルとは異なるが同一メモリサブアレイ上に存在するメモリセルに２回目のリフレッシュ動作が行われる半導体記憶装置を提供する。 - 特許庁

A memory cell selecting operation is arbitrated by an arbitrating circuit 124 in a control circuit 21 in order to prevent competition with an arithmetic operation in the arithmetic circuit, and the refresh of the memory cell array is executed.例文帳に追加

この演算回路における演算操作と競合を回避するように制御回路（２１）内の調停回路（１２４）によりメモリセル選択動作を調停してメモリセルアレイのリフレッシュを実行する。 - 特許庁

To reduce the ON resistance of a selection transistor of a memory cell without increasing the area of the whole memory array and to attain the accelerating and stabilizing operation for reading the data stored in the memory cell.例文帳に追加

メモリアレイ全体の面積増加を伴うことなくメモリセルの選択トランジスタのオン抵抗を下げることを可能とし、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする。 - 特許庁

This programmable cell array circuit is constructed by arranging a plurality of programmable cells, and adjacent cell connection control circuits 2A and B for connecting/disconnecting a connection line are provided between the adjacent programmable cells IA and B.例文帳に追加

プログラマブルセルを複数配列してプログラマブルセルアレイ回路を構成し、接続線を接続・切り離しを行う隣接セル接続制御回路２Ａ，Ｂを隣接プログラマブルセル１Ａ，Ｂ間に設ける。 - 特許庁

The column control circuit 2 and the row control circuit 3 makes parasitic capacitance of the memory cell MC which is included in a unit cell array MAT00 and in which re-writing is not performed accumulate the prescribed electric charges at a time t 11.例文帳に追加

カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ００に含まれ且つ書き換えを行わないメモリセルＭＣの寄生容量に、時刻ｔ１１で所定の電荷を蓄積させる。 - 特許庁

To provide a solar cell module which enables cable handling to be easily performed in order and which can prevent an unexpected malfunction such as the breaking of the cable, and a solar cell array.例文帳に追加

本発明は、ケーブルの取り回しを容易かつ整然と行うことができ、ケーブルの断線などの予期せぬ不具合を防止可能な太陽電池モジュール、及び太陽電池アレイの提供を課題とする。 - 特許庁

The first circuit is for refreshing only each memory cell within the array of each phase change memory cell that is programmed to a non-crystalline state in response to a request for refresh operation.例文帳に追加

上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。 - 特許庁

Information to inhibit or approve the rewrite of a memory cell in an memory cell array 30 is set to an inhibit information setting section 60 which outputs a security signal SEQi in the unit of word lines WLi.例文帳に追加

禁止情報設定部６０には、メモリセルアレイ３０中のメモリセルの書き換えを禁止または許可する情報が設定され、ワード線ＷＬｉ単位にセキュリティ信号ＳＥＱｉが出力されている。 - 特許庁

Dispersion of finished size of elements is improved in spare memory cell parts which are arranged often at a periphery part of an array, the rate of success in the case of relieving by performing replacement by a spare memory cell is improved.例文帳に追加

アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。 - 特許庁

The temperature sensor 150 detects the temperature (T) of the memory device 150, uses the data from the temperature sensor 150 and the reference memory cell 160 and updates writing current (Ix_PA, Iy_PA, Ix_AP, Iy_AP, Ix and Iy) used to program the array 100 of the memory cell 130.例文帳に追加

温度センサ(150)は、メモリデバイス(50)の温度(T)を検出し、温度センサ(150)及び基準メモリセル(160)からのデータを用いて、メモリセル(130)のアレイ(100)をプログラムするために使用される書き込み電流（Ix_PA、Iy_PA, Ix_AP, Iy_AP, Ix, Iy)を更新する。 - 特許庁

MONOLITHIC, COMBO NONVOLATILE MEMORY ALLOWING BYTE, PAGE, AND BLOCK WRITING WITH NO DISTURB AND DIVIDED-WELL IN CELL ARRAY USING UNIFIED CELL STRUCTURE AND TECHNOLOGY WITH NEW SCHEME OF DECODER AND LAYOUT例文帳に追加

バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ - 特許庁

The data storage circuit includes at least one static latch circuit and a plurality of dynamic latch circuits when setting 2^k threshold voltage (k is a natural number equal to 3 or more) in each memory cell in the memory cell array.例文帳に追加

データ記憶回路は、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは３以上の自然数）の閾値電圧を設定する場合、少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路を有している。 - 特許庁

To provide a semiconductor memory device which has a simple configuration without requiring any redundant cell array, has no risk of delaying access time and complicating the configuration and is provided with a defective memory cell relief means.例文帳に追加

冗長セルアレイを必要としない簡単な構成であり、アクセス時間が遅延する虞もなく、構成が複雑化することもない、欠陥メモリセル救済手段を備えた半導体記憶装置を提供する。 - 特許庁

The circuit requiring the delay by the delay element is arranged within a gate array region 20 arranged at the center of the semiconductor substrate 10 designed by the gate array method, and at the same time, the plurality of deley elements are structured as a standard cell in the delay element arrangement region 40 outside of the gate array region 20.例文帳に追加

遅延素子による遅延を必要とする回路は、ゲートアレー方式で設計される半導体基板１０の中央に配置されたゲートアレー領域２０内に配置する一方、複数の遅延素子は、ゲートアレー領域２０の外側の遅延素子配置領域４０に、スタンダードセルとして構成される。 - 特許庁

An optical axis of each lens of the first lens array substantially coincides with an optical axis of each lens of the second lens array, and a solar cell 105 is provided coming into contact with a surface of the second lens array.例文帳に追加

透明板の片面に第１レンズアレイを有し、前記透明板の他面に第２レンズアレイを有し、前記第１レンズアレイの各々のレンズの光軸と前記第２レンズアレイの各々のレンズの光軸が略一致し、前記第２レンズアレイの表面に接して太陽電池を設ける事を特徴とする。 - 特許庁

Also, the exchange to a pin array 3 corresponding to the cell tray 5 having different number of cells is easy, and a folk 2b and a tray-receiving folk 2e for corresponding to the pin array can be adjusted on a folk slide bar 2a in left and right directions.例文帳に追加

また、セル数の異なるセルトレー５に対応したピンアレー３への取替が容易であり、これに対応させる為の、フォーク２ｂと、トレー受けフォーク２ｅは、フォークスライドバー２ａ上を左右に調整できる。 - 特許庁