「array cell」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

Each of the two memory planes P1 and P2 comprises a memory cell array 11 and a data register 12 that temporarily stores write data.例文帳に追加

２つのメモリプレーンＰ１，Ｐ２の各々は、メモリセルアレイ１１と、書き込みデータを一時的に記憶するデータレジスタ１２とを有する。 - 特許庁

Since the parity data is generated by a parity generation circuit 16, it is difficult to write a desired pattern to the parity cell array PCA.例文帳に追加

パリティデータは、パリティ生成回路１６により生成されるため、所望のパターンをパリティセルアレイＰＣＡに書き込むことは難しい。 - 特許庁

A data access circuit is provided while being made to correspond to a data terminal to input or output data to/from a corresponding memory cell array.例文帳に追加

データアクセス回路は、データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する。 - 特許庁

The model is created, on the basis of the module information for indicating characteristics in the solar cell module array 10 comprising the module 11.例文帳に追加

モジュール１１から成る太陽電池モジュールアレイ１０の特徴を表すモジュール情報に基づいて型番が作成される。 - 特許庁

To shorten a test time by performing incorporated self-test in a semiconductor memory having a memory cell array storing parity data.例文帳に追加

パリティデータを記憶するメモリセルアレイを有する半導体メモリにおいて、組み込み自己検査を実施し、試験時間を短縮する。 - 特許庁

The erasure inhibit circuit inhibits erasure operation of the memory cell array when the flag circuit is reset irrespective of the external instruction.例文帳に追加

消去禁止回路は、フラグ回路がリセットされている場合に外部命令に拘わらずメモリセルアレイの消去動作を禁止する。 - 特許庁

The high voltage insulation film is patterned to expose a part of the peripheral circuit area and the second area of the cell array area.例文帳に追加

高電圧ゲート絶縁膜をパターニングして周辺回路領域の一部分及びセルアレイ領域の第２領域を露出させる。 - 特許庁

ORGANIC ELECTRONICS ELEMENT, ORGANIC PHOTOELECTRIC CONVERSION ELEMENT, SOLAR CELL USING THE SAME, OPTICAL SENSOR ARRAY, AND ORGANIC ELECTROLUMINESCENT ELEMENT例文帳に追加

有機エレクトロニクス素子、有機光電変換素子、それを用いた太陽電池、及び光センサアレイ並びに有機エレクトロルミネッセンス素子 - 特許庁

A ferroelectric memory device comprises a memory cell array in which a plurality of memory cells having at least a ferroelectric capacity are arranged.例文帳に追加

強誘電体メモリ装置は、少なくとも強誘電体キャパシタを有するメモリセルが複数配列されたメモリセルアレイを含む。 - 特許庁

Each interconnection line in which the lengths are optimized is ended by the leaf cell in the array, with which the interconnection lines are brought into contact lastly.例文帳に追加

長さを最適化した各相互接続線は、その相互接続線が最後に接触するアレイ内のリーフ・セルで終了する。 - 特許庁

To provide a magnetic memory device capable of realizing a cell array using a write line extending slantly along an easily magnetized axis.例文帳に追加

磁化容易軸方向に対して斜めに延びる書き込み線を用いたセルアレイを実現可能な磁気記憶装置を提供する。 - 特許庁

The semiconductor device 100 is equipped with: an SRAM 200 including a memory cell array 201 and a peripheral circuit 202; and a memory cell voltage generating section 300 in which the memory cell voltage VMM of α times (α>1) of a core power source voltage VDD is generated in accordance with the change of the core power source voltage VDD supplied to the peripheral circuit 202, and the memory cell voltage VMM is supplied to the memory cell array 201.例文帳に追加

本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 - 特許庁

When one threshold level out of the plurality of threshold level is written in a first memory cell in the memory cell array, a slightly lower threshold level than the original threshold level is written, when write is not performed continuously for a second memory cell being adjacent to the first memory cell, the original threshold level is written in the first memory cell.例文帳に追加

制御回路は、メモリセルアレイ内の第１のメモリセルに複数の閾値レベルのうちの１つの閾値レベルを書き込むとき、本来の閾値レベルより僅かに低い閾値レベルに書き込み、第１のメモリセルと隣接する第２のメモリセルに連続して書き込みが行なわれない場合、第１のメモリセルに本来の閾値レベルを書き込む。 - 特許庁

In each data buffer 16 having a memory cell array 11 and plural pairs of data line connected to this cell, a spare cell array 11a and a pair of spare data line, and in which each data line and a pair of spare data line are connected, a write-in buffer section of the buffer 16 is constituted of each data buffer and pairs of buffer output terminal.例文帳に追加

メモリセルアレイ１１とこれに接続される複数のデータ線対、予備セルアレイ１１ａとこれに接続される予備データ線対を有し、各データ線対及び予備データ線対の接続される各データバッファ１６は、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成される。 - 特許庁

When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.例文帳に追加

ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁

In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.例文帳に追加

各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁

The redundancy data storage circuit of the semiconductor memory includes: a memory cell array; a write driver configured to write redundancy data in the memory cell array in response to a test signal; and a sense amplifier configured to detect and output the redundancy data recorded on the memory cell in response to a read signal.例文帳に追加

本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。 - 特許庁

To obtain an associative memory cell that enables energy-saving during a retrieval operation; an associative memory cell array that takes measure to execute retrieval operation under low power consumption and realizes speed-up; an address retrieval memory using the associative memory cell array; and a network address retrieving device having a system LSI with excellent usability.例文帳に追加

検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ること。 - 特許庁

The redundant memory cell array selection circuit 140 selects, during erasure operation, a redundant memory cell array according to a priority of a block unit obtained by dividing an erasure unit among a plurality of redundant memory cell arrays determined in the erasure unit on the basis of input address information and defective memory information.例文帳に追加

冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 - 特許庁

The DA converter is provided with: the plurality of current cell arrays; a plurality of current sources for generating a reference current applied to each current cell array; and a rotation circuit for rotating the current source for generating the reference current applied to each current cell array among the plurality of current sources by each prescribed time.例文帳に追加

本発明のＤＡコンバータは、複数の電流セルアレイと、各々の電流セルアレイに供給する基準電流を発生する複数の電流源と、各々の電流セルアレイに供給する基準電流を発生する電流源を、複数の電流源の間で所定時間毎にローテーションするローテーション回路とを備える。 - 特許庁

A plurality of global word lines 20, 21 are disposed in a memory cell of one line of a memory cell array, and each of the global word lines 20, 21 is formed in two wiring layers of upper and lower layers.例文帳に追加

メモリセルアレイの１行のメモリセルに対して複数のグローバルワード線２０、２１を配置し、その各々のグローバルワード線２０、２１を上層及び下層の２つの配線層に形成する。 - 特許庁

The information on the number of times of writing in a memory cell array 101 is read from an address control memory cell 105 by a reading circuit 196, and passed to a word line decoder 103.例文帳に追加

メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。 - 特許庁

To provide a semiconductor storage device capable of suppressing the influence of the leak current of a memory cell in a memory cell array, and improving the reliability of read data and the stability of the operation.例文帳に追加

メモリセルアレイにおけるメモリセルのリーク電流による影響を抑制でき、読み出しデータの信頼性及び動作の安定性を向上できる半導体記憶装置を提供する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

The impurity area and the word line are driven, and in the same memory cell array, for instance, a plurality of memory cells on the word line of cell arrays 1,...n+1,..., 2n+1,... are operated in parallel.例文帳に追加

そして、不純物領域およびワード線を駆動して、同じメモリセルアレイ内で、たとえばセル列１，…ｎ＋１，…，２ｎ＋１，…の同一ワード線上の複数のメモリセルを並列に動作させる。 - 特許庁

The phase data is repeatedly programmed into the cell array, and an error correction operation is executed, thereby making it possible to improve the reliability of the relief of a defective cell and the trimming of an internal voltage.例文帳に追加

本発明によると、フューズデータをセルアレイに反復的にプログラムし、エラー訂正演算を実行して欠陥セルの救済と内部電圧のトリミングに信頼性を改善することができる。 - 特許庁

To provide a solar cell module and solar cell array which can prevent a frame member from coming off a seal without using the frame member having a large cross-sectional area.例文帳に追加

大きな断面形状のフレーム部材を用いずにフレーム部材と封止体の外れを防止することができる太陽電池モジュールおよび太陽電池アレイを提供することを目的とする。 - 特許庁

A word line coupled to the defective cell is replaced by a spare word line by a coding part responding to the block address selecting the memory cell array block in which the repair address and the defective cells are caused.例文帳に追加

リペアアドレスと不良セルとが発生したメモリセルアレイブロックを選択するブロックアドレスに応答するコーディング部により、不良セルと連結されるワードラインがスペアワードラインに置換される。 - 特許庁

In particular, when a standard cell is used, a gap space is used and a basic cell which is not used in a gate array is used to control a change in the whole layout to be a small partial change.例文帳に追加

特に、スタンダードセルを使う場合では隙間のスペースを使用し、ゲートアレイでは利用されなかった基本セルを使用し、全体のレイアウトの変更を僅かな部分変更で済ませる。 - 特許庁

To provide a drive method of a nonvolatile ferroelectric memory device, being capable of write and read operation uniformly over an overall memory cell array, and suitable for obtaining a compact memory cell with a reduced sensing voltage.例文帳に追加

メモリセルアレイ全体で均一に書込・読出動作が可能で、センシング電圧を低下させてメモリセルの小形化に適した不揮発性強誘電体メモリ装置の駆動方法を提供する。 - 特許庁

To provide a semiconductor memory device capable of properly storing inverted data so as to effectively reduce a memory cell current without an increases in area of a memory cell array.例文帳に追加

メモリセルアレイの面積の増加を伴うことなく、メモリセル電流が有効に低減するように反転データを適切に記憶することが可能な半導体記憶装置を提供すること。 - 特許庁

To improve a read margin by reducing a leak current that changes dependently upon a resistance value of a memory cell read in a semiconductor memory device including a cross-point type memory cell array.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流を低減し、読み出しマージンの向上を図る。 - 特許庁

The nonvolatile semiconductor storage device includes a semiconductor substrate 100 and a memory cell array which is provided to the semiconductor substrate 100 and has a plurality of series-connected memory cell transistors.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。 - 特許庁

A solar cell array includes a foundation block having anchor bolts capable of being lifted and lowered in a vertical direction, and solar cell modules are fixed by extending anchor bolts during ground subsidence.例文帳に追加

本実施形態の太陽電池アレイは、上下方向に昇降可能なアンカーボルトを有する基礎ブロックを備え、地盤沈下時にはこのアンカーボルトを伸ばして太陽電池モジュールを固定する。 - 特許庁

UNIT CELL OF MULTIBIT NONVOLATILE MEMORY ELEMENT, OPERATING METHOD OF MULTIBIT NONVOLATILE MEMORY ELEMENT USING IT, ITS MANUFACTURING METHOD, AND NAND CELL ARRAY OF MULTIBIT NONVOLATILE MEMORY ELEMENT例文帳に追加

マルチビット不揮発性メモリ素子の単位セル、これを用いたマルチビット不揮発性メモリ素子の動作方法、及びその製造方法、並びにマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ - 特許庁

To provide a rewritable non-volatile memory cell that is a type having a chance of inducing dielectric breakdown, which requires less space in the lateral direction, to provide a method of manufacturing the memory cell, and to provide a memory cell array having a plurality of such memory cells.例文帳に追加

絶縁破壊を誘発するタイプの書換え可能な不揮発性メモリセルにおいてラテラルな方向に場所を取らないもの、そして、そのようなメモリセルの製造方法、ならびに、そのようなメモリセルを多数有するメモリセルアレイを提供する。 - 特許庁

In this cell seedling transplantation-assisting tool, an operating lever 4 connected with a base frame 1 arranged with a freely demountable pin array 3 is moved, and this movement is, transferred to a cell tray-support part 2 to be moved up and down through a vertical elongating and contracting part 4a, and the cell tray 5 is also moved together.例文帳に追加

脱着自在のピンアレー３を配置したベースフレーム１に接続せれた操作レバー４の動作を、垂直伸縮部４ａを介してセルトレー支持部２が垂直に上下し、セルトレー５も一緒に上下動する。 - 特許庁

The memory cell array is constituted of a plurality of cell blocks, while a plurality of banks are defined by combination of cell blocks, and page length determined by the number of bands activated simultaneously is set by only connection change of wirings.例文帳に追加

メモリセルアレイは、複数のセルブロックにより構成されると共にセルブロックの組み合わせにより複数のバンクが定義され、且つ同時活性化されるバンク数により決まるページ長が配線の接続変更のみにより設定される。 - 特許庁

In other words, a nonvolatile memory is prepared in a memory controller for storing address information of the defective memory cell, without storing the address information of the defective memory cell by using a part of the memory cell array prepared to store the data.例文帳に追加

すなわち、データを記憶させるために設けられたメモリセルアレイの一部を使って不良メモリセルのアドレス情報を記憶させるのではなく、メモリコントローラの中に不良メモリセルのアドレス情報を記憶させる不揮発性のメモリを設ける。 - 特許庁

A memory cell array 1 has a memory cell MC, having a ferroelectric capacitor CM storing binary data in a non-volatile state according to positive or negative residual polarization, and a dummy cell DC having a capacitor CD for reference generating reference voltage.例文帳に追加

メモリセルアレイ１は、残留分極の正負に応じて二値データを不揮発に記憶する強誘電体キャパシタＣＭを持つメモリセルＭＣと、参照電圧を発生する参照用キャパシタＣＤを持つダミーセルＤＣとを有する。 - 特許庁

This memory has first cell areas 31a, where a tunnel oxide film 31-5a of cells is set at 80 Å thick and second cell areas 31b where a tunnel oxide film 31-5b of cells is set at 120 Å thick, thus constituting a memory cell array 31.例文帳に追加

たとえば、セルのトンネル酸化膜３１-5a の膜厚が８０オングストロームとされた第１セルエリア３１ａと、トンネル酸化膜３１-5b の膜厚が１２０オングストロームとされた第２セルエリア３１ｂとを有して、メモリセル・アレイ３１を構成する。 - 特許庁

To provide a nonvolatile semiconductor storage apparatus in which it is suppressed that a resistance value of a valuable resistance element included in a memory cell is changed by a voltage pulse applied to the memory cell and defective read-out is caused at the time of read-out of a memory cell array.例文帳に追加

メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した不揮発性半導体記憶装置を提供する。 - 特許庁

Data transfer is executed by the one bit unit or by the two or more bit units between the DRAM cell array 30 and an arithmetic circuit 32 in which arithmetic elements are arranged according to the pairs of the prescribed number of bit lines of the DRAM cell array, and an arithmetic operation corresponding to an instruction is executed in the arithmetic element.例文帳に追加

ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。 - 特許庁

A semiconductor memory device includes at least: a memory cell array 11 where a plurality of memory cells MC is disposed; a random number generation circuit 16 for generating random numbers; and a controller 19 for controlling the memory cell array 11 and the random number generation circuit 16.例文帳に追加

実施形態によれば、半導体記憶装置は、複数のメモリセルＭＣが配置されるメモリセルアレイ１１と、乱数（Random number）を発生させる乱数発生回路１６と、メモリセルアレイ１１および乱数発生回路１６を制御するコントローラ１９とを少なくとも具備する。 - 特許庁

A column address W is decoded in column decoders 3C1-3C4, the arrangement of the pixels to be written to a memory cell array 5 is rotated in a rotation circuit 141, and the rotated result is written to the memory cell array 5 corresponding to the decoded result of the column address W.例文帳に追加

列デコーダ３Ｃ_1乃至３Ｃ_4において、列アドレスＷがデコードされるとともに、ローテーション回路１４１において、メモリセルアレイ５に書き込む画素の並びがローテーションされ、そのローテーション結果が、列アドレスＷのデコード結果にしたがい、メモリセルアレイ５に書き込まれる。 - 特許庁