「bit selection」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The first page buffer has first page buffer selection means, and the second page buffer has second page buffer selection means, thereby on/off of data transfer is controlled for each bit.例文帳に追加

第１ページバッファには、第１ページバッファ選択手段を設け、第２ページバッファには、第２ページバッファ選択手段を設け、各ビットのデータ伝送のオンオフを制御する。 - 特許庁

The flash memory device is provided with a string selection transistor connected with a bit line; and a plurality of memory cells connected with the string selection transistor, and connected in series.例文帳に追加

フラッシュメモリ装置は、ビットラインと接続されるストリング選択トランジスタと、前記ストリング選択トランジスタと接続され、それぞれ直列に接続された複数のメモリセルとを備える。 - 特許庁

At the time of erasing operation of a selection block BLOCK0, first positive voltage +3 V is applied to word lines WL32-WL63 of a non- selection block BLOCK1, while reference voltage 0 V is applied to sub-bit lines SBL11, SBL13,... SBL14095.例文帳に追加

選択ブロックBLOCK0の消去動作時、非選択ブロックBLOCK1のワード線WL32〜WL63に第１の正電圧＋３Ｖを印加すると共に、サブビット線SBL11,SBL13,…,SBL14095に基準電圧０Ｖを印加する。 - 特許庁

A bit line BLn of left-hand neighbor is grounded, and a voltage of the selection bit line BLn+1 is biased to 4.5 V, and a voltage of the selection word gate WLn is raised to 1.2 V which is slightly higher than a word gate threshold voltage, for controlling a programming current.例文帳に追加

左隣のビット線ＢＬｎは接地され、選択ビット線ＢＬｎ＋１は４．５Ｖにバイアスされ、プログラミング電流を制御するために、選択ワードゲートＷＬｎはワードゲート閾値電圧よりも僅かに高い１．２Ｖに上げられる。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

Further, the device is provided with a potential change slope compensating part 100 decreasing difference between potential change slope in the selection word voltage supply line 230 and potential change slope in the non-selection bit voltage supply line 220, and difference between potential change slope in the selection bit voltage supply line 210 and potential change slope in the non-selection word voltage supply line 240.例文帳に追加

選択ワード電圧供給線２３０での電位変化勾配と非選択ビット電圧供給線２２０での電位変化勾配との差を少なくし、かつ、選択ビット電圧供給線２１０での電位変化勾配と非選択ワード電圧供給線２４０での電位変化勾配との差を少なくする電位変化勾配補正部１００を設けた。 - 特許庁

This saturation processor of digital data is provided with a significant bit determination part, a saturation detection part, a limit value generation part and a selection part.例文帳に追加

有効ビット決定部、飽和検出部、限界値発生部及び選択部を具備するデジタルデータの飽和処理装置。 - 特許庁

A gate 36 controlled by a multiplexer control device 44 controls double use of bit lines depending on a selection mode.例文帳に追加

マルチプレクサ制御装置４４が制御するゲート３６は、選択モードに依存してヒット線の２重使用を制御する。 - 特許庁

Selection transistors 13-1 to 13-8 are provided between the bit lines and the sense amplifier circuits 30-1 to 30-4.例文帳に追加

選択トランジスタ１３−１〜１３−８は、ビット線とセンスアンプ回路３０−１〜３０−４との間に設けられる。 - 特許庁

A quality monitor 6 monitors a quality monitoring bit in the optical signal selected by the monitor wavelength selection switch 4.例文帳に追加

品質モニタ装置6は、モニタ波長選択スイッチ4により選択された光信号における品質監視ビットをモニタする。 - 特許庁

Sets contents of a 256-bit look up table defining characters in a "word", for word-by-word selection. (Since 1.1.32.) 例文帳に追加

語毎の選択のための「語」中の文字を規定している 256 ビットのルックアップテーブルの内容を設定する(カーネル 1.1.32 以降)。 - JM

The circuit 28 shifts the video data from the decoder 18 by one bit outputs the shifted data to the selection circuit 30.例文帳に追加

ビット・シフト回路２８はビデオ・デコーダ１８からの映像データを１ビットだけシフトして、選択回路３０に出力する。 - 特許庁

The rotation bit count of the shift register 2a can be modified with a selection signal configured by the control software D.例文帳に追加

シフトレジスタ２ａの回転ビット数は制御ソフトウエアＤにより設定した選択信号により変更可能としている。 - 特許庁

In the nonvolatile storage circuit, each memory cell is coupled with one first bit line corresponding to a plurality of first bit lines, and each of two first bit lines is coupled with one corresponding first amplifier circuit via a selection circuit.例文帳に追加

不揮発記憶回路は、各々のメモリセルは複数の第１ビット線の対応する１つの第１ビット線に結合され、２つの第１ビット線の各々は選択回路を介して対応する１つの第１増幅回路に結合される。 - 特許庁

To arrange four block selection transistors within one pitch of repetition pitch for a pattern, wherein one main bit line is arranged to four sub-bit lines around a string sub-selector of a flash EEPROM for which a double bit line architecture is adopted.例文帳に追加

二重ビット線アーキテクチャを採用したフラッシュＥＥＰＲＯＭの列サブセレクタ回りにおいて、４本のサブビット線に対して主ビット線１本を配設するパターンの繰り返しピッチの１ピッチ内で４個のブロック選択トランジスタを配設する。 - 特許庁

A selection transistor TR corresponding to the bit of address k in MB0 (k is any one of 0 to 2n-1) and a selection transistor TR corresponding to the bit of address k+n in MB1 (if k>n-1, address k-n) are simultaneously driven.例文帳に追加

ＭＢ０におけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択トランジスタＴＲと、ＭＢ１におけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択トランジスタＴＲは同時に駆動される。 - 特許庁

Inspection selection transistors LT0 to LT7 are disposed between the leakage inspection voltage application means 17 and the main bit lines MBL0 to MBL7, and controlled by leakage inspection selection transistor selection signals LS0 to LS7 outputted from the leakage inspection selection circuit 16.例文帳に追加

リーク検査用電圧印加手段１７と各主ビット線ＭＢＬ０〜ＭＢＬ７との間にリーク検査用選択トランジスタＬＴ０〜ＬＴ７が設けられており、リーク検査用選択回路１６から出力されるリーク検査用選択トランジスタ選択信号ＬＳ０〜ＬＳ７によってそれぞれ制御される。 - 特許庁

Further, after drive for the bit lines (BL_j, /BL_j) by a write-buffer (8) is started, amplification of potential difference of the selection bit lines (BL_j, /BL_j) by a sense amplifier (5_j) is started.例文帳に追加

更に、ライトバッファ（８）による選択ビット線（ＢＬ_ｊ、／ＢＬ_ｊ）の駆動が開始された後、センスアンプ（５_ｊ）による選択ビット線ＢＬ_ｊ、／ＢＬ_ｊの電位差の増幅が開始される。 - 特許庁

While, the supply of a data write current ±Iw to a bit line BL or a sub bit line SBL of a selection row is started from the time t2 reflecting the result of redundancy determination.例文帳に追加

一方、選択列のビット線ＢＬまたはサブビット線ＳＢＬに対するデータ書込電流±Ｉｗの供給は、冗長判定結果を反映して時刻ｔ２より開始される。 - 特許庁

This device is provided with a differential amplifier type sense amplifier 11 connected to bit lines BL and a column selection switch 12 switching and controlling connection and disconnection of bit lines BL and data lines DL.例文帳に追加

ビット線ＢＬと接続された差動増幅型センスアンプ１１と、ビット線ＢＬとデータ線ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２とを備えている。 - 特許庁

A PMOS transistor QP being a bit line load is not connected directly, connected to a sense node SN, and connected to a bit line BL elected by a column selection gate 3b.例文帳に追加

ビット線負荷のＰＭＯＳトランジスタＱＰは、ビット線ＢＬには直接接続されず、センスノードＳＮに接続されていて、カラム選択ゲート３ｂにより選択されたビット線ＢＬに接続される。 - 特許庁

To provide a semiconductor device capable of reducing influence exerted to data on a bit line at a portion adjacent to the bit line controlled by a different column selection signal in an early write operation.例文帳に追加

アーリーライト動作の際、異なるカラム選択信号により制御されるビット線が隣接している部分のビット線上のデータが受ける影響を低減可能な半導体装置を提供する。 - 特許庁

A plurality of selection bit lines selected to respectively write data having a plurality of bits are serially connected to one current path and receives a supply of bit line writing currents.例文帳に追加

複数ビットの書込データをそれぞれ書込むために選択される複数の選択ビット線は、１本の電流経路に直列に接続されて、ビット線書込電流の供給を受ける。 - 特許庁

A signal switch 150 generates a bit stream Sca for digital broadcasting by selectively outputting the two kinds of bit streams Sc1 and Sc2 in accordance with the advertisement selection control signal Ccm.例文帳に追加

信号切換器１５０は、上記２種類のビットストリームＳc1とＳc2とを広告選択制御信号に応じて選択して出力することで、デジタル放送用ビットストリームＳcaを生成する。 - 特許庁

The decode circuit divides multibit input data (DIN) into at least a first bit group (LBG) and a second bit group (UBG), first sub-decode circuits (SSD0 to SSDk) respectively select one selection target signal/voltage from a selection target signal/voltage group (SIG0 to SIGk) according to the first bit group.例文帳に追加

多ビット入力データ（ＤＩＮ）を少なくとも第１のビット群（ＬＢＧ）および第２のビット群（ＵＢＧ）に分割し、第１のビット群に従って選択対象信号／電圧群（ＳＩＧ０−ＳＩＧｋ）各々から、それぞれ第１サブデコード回路（ＳＳＤ０−ＳＳＤｋ）により、１つの選択対象信号／電圧を選択する。 - 特許庁

Sources of adjacent memory cells MC13 and MC18 are clamped to constant potential by second selection transistors TRs4 and TRs5, 0 V is applied to sources of adjacent memory cells MC11 and MC1A by bit line selection transistors TRd0 and TRd5.例文帳に追加

隣接するメモリセルMC13、MC18のソースは、第２の選択トランジスタTRs4、TRs5によって一定電位にクランプされ、隣接するメモリセルMC11、MC1Aのソースは、ビット線選択トランジスタTRd0、TRd5によって0vに印加される。 - 特許庁

A source of an adjacent memory cell MC3 is clamped to fixed potential by a second selection transistor TRs4, and 0 v is applied to a source of an adjacent memory cell MC1 by a bit line selection transistor TRd0.例文帳に追加

隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 - 特許庁

Thus, even when the bit line is multiple-divided, the generation of signal delay is suppressed without increasing the number of column selection switches driven by one column selection line.例文帳に追加

そのためビット線が多分割された場合でも、１本のカラム選択線により駆動されるカラム選択スイッチ数を増加させずに信号遅延の発生を抑制することが可能となる。 - 特許庁

The total sum of the absolute values of the precharge potential (0.4V) of the non-selection bit line and minus potential (-0.2V) of the non-selection word line is set to be less than the power voltage Vcc (0.8V).例文帳に追加

前記非選択ビット線のプリチャージ電位（０．４Ｖ）と非選択ワード線の負電位（−０．２Ｖ）の絶対値との合計値は、電源電圧Ｖｃｃ（０．８Ｖ）未満に設定される。 - 特許庁

A jitter/noise configuration area 18 and a bit selection area 20 are displayed on a screen of a display in a signal generator.例文帳に追加

信号発生装置の表示装置の画面上に、ジッタ／ノイズ設定領域１８とビット選択領域２０が表示される。 - 特許庁

The sense amplifier 100 is connected to a folded pair of bit line BLL and /BLL through selection gates SG10 and SG20.例文帳に追加

センスアンプ１００は選択ゲートＳＧ１０およびＳＧ２０を介して折返しビット線対ＢＬＬおよび／ＢＬＬと接続される。 - 特許庁

A 4-bit shift register 26 and a plurality of gate pulse selection circuits 27 are formed on the outside of a display part 21 of a liquid crystal panel 20.例文帳に追加

液晶パネル２０の表示部２１の外側に、４ビットシフトレジスタ２６と複数のゲートパルス選択回路２７とを形成する。 - 特許庁

Each switch circuit is turned on when receiving the selection signal, and connects a drain of the reference memory cell to a reference global bit line.例文帳に追加

スイッチ回路は、選択信号をそれぞれ受けてオンし、リファレンスメモリセルのドレインをリファレンスグローバルビット線にそれぞれ接続する。 - 特許庁

The spin-torque transfer magnetic read access memory (STT-MRAM) includes a magnetic bit to be coupled between a first conductor line and the selection device.例文帳に追加

回転-トルク転送磁気リード・アクセス・メモリ（STT-MRAM）は、第1の導電性ラインと選択デバイスとの間で連結される磁気ビットを含む。 - 特許庁

The data string generated by the channel bit demodulation unit 33 is selected by a selection unit 34, and output as playback data.例文帳に追加

チャネルビット復調部３３により生成されたデータ列が選択部３４により選択され、再生データとして出力される。 - 特許庁

A timing control circuit sets a word line selected by the output signal from the write dummy bit in a non-selection state.例文帳に追加

タイミング制御回路は、上記書き込みダミービットからの出力信号により選択されたワード線を非選択状態にする。 - 特許庁

After that, disconnection is performed between the fourth signal terminal and the other end of the third bit line, and the first and second selection transistors are turned on.例文帳に追加

その後、第４の信号端子と第３のビット線の他端との間を遮断し、第１と第２の選択トランジスタをオンさせる。 - 特許庁

A first bit line is connected to one end of each magnetic tunnel junction element via one or a plurality of selection transistors.例文帳に追加

第１のビット線が、各磁気トンネル接合素子の一端に１つまたは複数の選択トランジスタを介して接続されている。 - 特許庁

When either selection control is asserted, each logical block 402 outputs a bit to which each saturation value corresponds.例文帳に追加

どちらかの選択制御がアサートされる場合には、各論理ブロック４０２が、各々の飽和値の対応するビットを出力する。 - 特許庁

Both of the TFTs 122 and 124 (126, 128) among these turn on when an X selection line 211 and a Y selection line 311 corresponding to the pixel blocks to which the line themselves belong, are selected between a bit line 215 (complementary bit line 216) and the memory circuit 30.例文帳に追加

このうち、ＴＦＴ１２２、１２４（１２６、１２８）は、ビット線２１５（相補ビット線２１６）とメモリ回路３０との間にて、自身が属する画素ブロックに対応するＸ選択線２１１およびＹ選択線３１１が選択されたときに双方ともオンとなる。 - 特許庁

A maximum-value selection section 448 generates a likelihood 478, according to the added values of adding circuits 400 to 414, when a data bit is assumed to be one, and a maximum-value selection section 448 generates a likelihood 478 according to the added values of adding circuits 416 to 430 when a data bit is assumed to be zero.例文帳に追加

最大値選択部432 では加算回路400〜414で加算された加算値に基づいてデータビットを１とした場合の尤度476 を生成し、最大値選択部448 では加算回路416〜430で加算された加算値に基づいてデータビットを０とした場合の尤度478 を生成する。 - 特許庁

A PC 2 which has means 3 analyzing a control code that is transmitted to a site device 6 from a central monitoring device 1 into a device selection bit and a control bit and a means 4 performing the bit output of the analytical results to the outside is provided.例文帳に追加

中央監視装置１から現場機器６に対して送信される制御コードを機器選択ビットおよび制御ビットに解析する手段３と、その解析結果を外部へビット出力する手段４とを有するＰＣ２を設ける。 - 特許庁

A selection part 106 in an encoder 100 selects compression data of a bit plane upper than a level satisfying a predetermined condition and selects uncompressed data of a bit plane of the level satisfying the predetermined condition and a bit plane of a lower level.例文帳に追加

エンコーダ１００の選択部１０６は、所定の条件が満たされる位より上位のビットプレーンについて圧縮データを選択し、所定の条件が満たされる位、およびそれより下位のビットプレーンについて非圧縮データを選択する。 - 特許庁

In a receiving circuit, when it is detected that the same bit is sampled three times (a selection signal in FIG. 3(d)), the output time for the bit is made to correspond to 2.5 clocks, and the next bit is outputted earlier by the amount corresponding to 0.5a clock (output: FIG.3(e)).例文帳に追加

受信装置において、同じビットを３回サンプリングしたことを検出した場合（図３（ｄ）の選択信号）は、当該ビットの出力時間を２．５クロック分とし、次のビットを０．５クロック分早く出力するようにする（図３（ｅ）の出力）。 - 特許庁

As operations of a channel forward/reverse feed key in existence as a channel selection key of a conventional receiver, the channel selection is repeated by NIT(Network Information Table) information at selection of a tuner input and by PAT(Program Associated Table) information at selection of a bit stream input, so as to attain the channel selection in matching with both inputs.例文帳に追加

通常の受信機の選局キーとして存在するチャンネル順逆送りキーの操作として、チューナ入力選択時にはＮＩＴ情報による選局の繰り返しを行い、ビットストリーム入力選択時にはＰＡＴ情報による選局の繰り返しを行うことで、両方の入力に合致した選局動作を行う。 - 特許庁