「bit selection」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The selection device is operative to (a) select the magnetic bit for a spin-torque transfer (STT) write operation when the at least two transistors are in a first state, and (b) select the magnetic bit for a read operation when the at least two transistors are in a second state.例文帳に追加

選択デバイスは、(a)少なくとも2つのトランジスタが第1の状態にあるとき、回転-トルク転送（STT）書き込みオペレーションのための磁気ビットを選択し、（b）少なくとも2つのトランジスタが第２の状態にあるとき、読み込みオペレーションのための磁気ビットを選択する、ように作動する。 - 特許庁

Since the voltage of the bit line BL [i+1] connected to the source of a twin memory cell 100 [i] is made nearly 0 V (almost several tens to hundreds mV), the influence of the back gate of a bit line selection transistor 217B is small, and its gate voltage BS1 is set to power source voltage Vdd (1.5 V).例文帳に追加

ツインメモリセル１００［ｉ］のソースに接続されたビット線ＢＬ［ｉ＋１］の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となるため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧ＢＳ１を電源電圧Ｖｄｄ（１．５Ｖ）に設定した。 - 特許庁

This RAM is provided with memory cells in which each output of two inverters INV1, INV2 are made an input of the other inverter mutually, while which are connected to bit lines through selection transistors Q3, Q4, and a pre-charge circuit 30 pre-charging bit lines previously at the time of read-out of data.例文帳に追加

２つのインバータＩＮＶ１，ＩＮＶ２の出力が互いの他のインバータの入力となるとともに選択トランジスタＱ３，Ｑ４を介してビット線と接続されたメモリセル、および、データ読み出しに際し予めビット線をプリチャージするプリチャージ回路３０を具備している。 - 特許庁

The timing generation circuit includes a timing selection circuit for selecting a timing with a predetermined sequence from among timings in which each of bit line signals in the plurality of bit lines changes, and generates an activation timing for activating the plurality of sense amplifiers based on the selected timing.例文帳に追加

前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。 - 特許庁

A selection circuit 30 selects a signal from one of the individual error diffusion processing circuits 10_1 to 10_15 according to the value of a low order 4 bit image signal and the signal is added to upper 8 bit of the video signal by an addition circuit 40 as the signal for indicating a false gray level.例文帳に追加

選択回路３０は、下位４ビットの映像信号部分の値により、個別誤差拡散処理回路１０_１〜１０_１５のうちの一の回路からの信号を選択して加算回路４０に擬似中間階調を示す信号として映像信号の上位８ビットに加算する。 - 特許庁

Each of output bits which are successively bit-shifted in the shift direction in individual stages R0 to R13 of a 14-stage shift register 101 selects an M sequence, which is generated by a prescribed primitive polynomial corresponding to a scramble number based on position information of a disk, from a selection table in a feedback bit selector 102.例文帳に追加

１４段のシフトレジスタ１０１の各段Ｒ_0〜Ｒ_13で順次シフト方向にビットシフトされた各出力ビットは、フィードバックビットセレクタ１０２において、ディスクの位置情報に基づくスクランブル番号に対応する所定の原始多項式により生成されるＭ系列を選択テーブルから選び出す。 - 特許庁

One-word data is read out from an address of a data storage means 10 which corresponds to address information from the access information supply means 20, and a data element in a bit position indicated by the bit position information from the access information supply means 20 is selected and outputted by a data selection means 40.例文帳に追加

アクセス情報供給手段２０からの番地情報に対応するデータ記憶手段１０の番地から１ワードデータを読み出し、データ選択手段４０にてアクセス情報供給手段２０からのビット位置情報が示すビット位置のデータ要素を選択し出力する。 - 特許庁

When programming is performed in the nonvolatile memory device in which at least one or more pulses are applied successively to a selection word line, pre-charge voltage is applied to an even bit line and an odd bit line so that pre-charge voltage and boost voltage being higher than this pre-charge voltage are charged alternately.例文帳に追加

少なくとも１つ以上のパルスを選択ワードラインに順次に印加する不揮発性メモリ装置におけるプログラムの際に、プリチャージ電圧及びこのプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに第プリチャージ電圧を印加する。 - 特許庁

A voltage selecting circuit 3000 selects and outputs a plurality of kinds of voltage generated by a power source circuit 4000 to each voltage supply line 210-240, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 out of them is outputted fixedly.例文帳に追加

電圧選択回路３０００は、電源回路４０００が発生する複数種の電圧を各電圧供給線２１０〜２４０に選択出力し、そのうち、非選択ワード電圧供給線２４０および非選択ビット電圧供給線２２０の一方の電位を固定出力する。 - 特許庁

A synchronization adjustment selection section 5 sequentially selects a synchronization adjustment object channel in time division from channels 1-n, informs a decode display control section 4 about the result of selection, detects an outputs an SCR and a PTS of the selected synchronization adjustment object channel from received bit stream data A1-1 to A1-n.例文帳に追加

同期調整選択部５は、時分割でチャネル１〜ｎから同期調整対象チャネルを順次選択してデコード・表示制御部４へ通知し、入力されるビットストリームデータＡ１−１〜ｎからその選択した同期調整対象チャネルのＳＣＲとＰＴＳを検出して出力する。 - 特許庁

The non-volatile semiconductor memory device 100 is equipped with: bit lines BL; source lines SL; memory strings MS including a plurality of memory transistors MTr connected in series; drain selection transistors SDTr; source selection transistors SSTr; and a control circuit 15 which controls a read operation.例文帳に追加

不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。 - 特許庁

The flash memory device includes: a string having at least a string selection transistor, a ground selection transistor and memory cell transistors connected in series between the transistors, the memory cell transistors being connected to a corresponding word line respectively; and bit lines connected to the string.例文帳に追加

本発明のフラッシュメモリ装置は、ストリング選択トランジスタ、接地選択トランジスタ、および前記選択トランジスタの間に直列連結されたメモリセルトランジスタを有する少なくとも一つのストリングと、前記メモリセルトランジスタは対応するワードラインに各々連結され、前記ストリングに連結されたビットラインを含む。 - 特許庁

A TS signal without error is selected by an error bit detection unit 61 and a selection switch 62 of the selection unit 6 out of a plurality of synchronized TS signal systems, re-modulated by a modulation unit 7, carried out frequency conversion by a frequency conversion unit 8, then, retransmitted from a transmission antenna 9.例文帳に追加

同期された複数系統のＴＳ信号は、選択部６におけるエラービット検出部６１と選択スイッチ６２によりエラー無しのＴＳ信号が選択され、変調部７で再変調され、周波数変換部８で周波数変換された後、送信アンテナ９から再送信される。 - 特許庁

The gradation prescribing bit string GPB consists of bits which correspond to a plurality of points of time within the selection period in time series and indicate whether each of these points of time is a point of time when a period corresponding to some gradation has elapsed after the start of the selection period or not.例文帳に追加

階調規定ビット列ＧＰＢは、選択期間内の複数の時点に時系列的に対応するビットであって、これらの各時点が当該選択期間の開始からいずれかの階調に応じた時間長を経た時点に該当するか否かを示すビットからなる。 - 特許庁

An NMOS transistor 313 is turned on and a word line 142 is set to a ground level, until the word line 142 is selected by a selection signal XW0, in a pre-charging time period of a bit line.例文帳に追加

ビット線のプリチャージ期間で、ワード線１４２が選択信号ＸＷ０によって選択されるまでの間は、ＮＭＯＳトランジスタ３１３がＯＮになってワード線１４２が接地レベルにされる。 - 特許庁

And, in the read circuit, the semiconductor circuit memory device has the P-type transistor connected to the bit line, and a P-type transistor connected in series between the P-type transistor and a power supply source and connected to a read column selection signal.例文帳に追加

そして、ビットラインに接続されたＰ型トランジスタと、電源ソースとの間に直列に接続されるとともに、リードカラムセレクション信号に接続されたＰ型トランジスタをリード回路内に有する。 - 特許庁

Sum of electric resistance of the parts included in the current path among the bit lines BL and the reference voltage wirings SL is set so as to be approximately a fixed value without depending on a row to which the selection memory cell belongs.例文帳に追加

ビット線ＢＬおよび基準電圧配線ＳＬのうちの電流経路に含まれる部分の電気抵抗値の和は、選択メモリセルが属する行に依存せず、ほぼ一定値となるように設定される。 - 特許庁

A second selection gate 510 is provided between the bit line BL0 arranged at a boundary of block regions 214[0], 214[1] being adjacent in the row direction and the I/O0 corresponding to the block region 214[0].例文帳に追加

行方向で隣り合うブロック領域２１４［０］，２１４［１］の境界に位置するビット線ＢＬ０と、ブロック領域２１４［０］に対応するＩ／Ｏ０との間に第２選択ゲート５１０を設けた。 - 特許庁

Selection of a write column is performed in the non- activation state of the sense amplifier 3, write data are written in the pair of bit lines BLt/BLc belonging to a selected column when the sense amplifier 3 is in a non-activation state.例文帳に追加

そして、書き込みカラムの選択をセンスアンプ３が非活性状態のときに行い、書き込みデータを選択されたカラムに属するビット線対BLt/BLcに、センスアンプ３が非活性状態のときに書き込む。 - 特許庁

The number of times of normalization processing for enlarging length of a selection interval is determined based on the length of the selected interval, and the number of output bit capable of outputting as coding data is calculated.例文帳に追加

選択した区間の長さに基づき選択区間の長さを拡大するための正規化処理の回数を判定し符号化データとして出力することが可能な出力ビット数を算出する。 - 特許庁

U-shaped pillars 30 penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG, each having one end connected to a source line SL and the other end connected to a bit line BL are arranged in the laminate.例文帳に追加

また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁

The number of stages is reduced by obtaining a quotient by multiple-bit unit concerning the dividend A and a partial remainder is previously calculated in an arithmetic circuit 2 so that the number of partial remainder selection circuits is reduced.例文帳に追加

被除数Ａに対して複数ビット単位で商を求めることにより段数を減らし、さらに演算回路２で予め部分剰余を計算しておくことにより、部分剰余選択回路数を減らす。 - 特許庁

To control selection of a data bus, to connect a data flow and to attain the reconnection without changing the control logic by giving the input control to a multi-bit/multi-bus selector via an input data bus and generating an output data bus signal, a data effective signal and an orthogonal check signal.例文帳に追加

データ経路選択を制御し、データフローを接続し、制御論理に変更を加えることなく再接続することを可能にするための多ビット多重バス・セレクタ論理を提供する。 - 特許庁

The second intermediate voltage is set to a value at which a channel is not formed in non-selection memory transistors M22-M2128 after applying from relation between a sub-bit line SBL2 potential and a sub-source line SSL2 potential at the applying time.例文帳に追加

第２中間電圧は、その印加時の副ビット線ＳＢＬ２および副ソース線ＳＳＬ２電位との関係で、印加後に非選択メモリトランジスタＭ２２〜Ｍ２１２８にチャネルが形成されない値に設定する。 - 特許庁

First, second and third voltages are selected by gradation voltage selection circuits 7-10 from a plurality of gradation voltages generated in a gradation voltage generation circuit according to the high order bit of the image data.例文帳に追加

映像データの上位ビットに応じて、階調電圧発生回路６で発生した複数の階調電圧から階調電圧選択回路７〜１０により第１電圧、第２電圧が選択される。 - 特許庁

To provide a multi-channel data transmitter/receiver to enable selection of a channel bit with the small number of bits when a usable channel among multi-channels belonging to a prescribed frequency band is selected.例文帳に追加

規定の周波数帯域に属する多チャネルの中の使用可能なチャネルを選択する際に、少ないビット数によりチャネルビットの選択を行うことを可能にした多チャネルデータ送受信機を提供する。 - 特許庁

The MCS decision part 302 performs the MCS selection again on the basis of the number of the bits of the HS-PDSCH from the physical channel bit number calculation part 307 at the time of the first retransmission of the packet data.例文帳に追加

ＭＣＳ決定部３０２は、パケットデータの１回目の再送時に物理チャネルビット数算出部３０７からのＨＳ−ＰＤＳＣＨのビット数に基づいて再度ＭＣＳ選択を行う。 - 特許庁

GYSW10 connects a column selection line 7 to four LYSW switches 20_1 to 20_4 when a L_o level is reached where a bit line precharge signal (BLEQT) 40 is in the state of instructing a precharging stop.例文帳に追加

ＧＹＳＷ１０は、ビット線プリチャージ信号（ＢＬＥＱＴ）４０がプリチャージ停止を指示する状態であるＬｏレベルになるとカラム選択線７と４つのＬＹＳＷスイッチ２０_1〜２０_4とを接続する。 - 特許庁

The reception data selection section 16 receiving the discrimination timing signal 22 checks a bit of the parallel data outputted from the shift register 14 to detect bits where a plurality of number or over of same logical bits are consecutive.例文帳に追加

受信データ選択部16では、判断タイミング信号22が入力されると、シフトレジスタ14から出力されるパラレルデータのビットを調べ、同一の論理値のビットが所定数以上連続するビットを検出する。 - 特許庁

An addition value changing means 20 detects whether or not the designated bits of a count value outputted by a master counter 17 are made coincident with a preliminarily set bit pattern, and outputs selection signals S25 and S26.例文帳に追加

加算値変更手段２０は、マスタカウンタ１７が出力するカウント値のうちの指定するビットが予め設定したビットパターンに一致するか否かを検出し、選択信号Ｓ２５，Ｓ２６を出力する。 - 特許庁

The bit synchronization circuit 1 consists of a polyphase clock generating circuit 2, phase comparator 3, identification circuit 4, majority phase decision circuit 5, data selection circuit 6, clock frequency divider circuit 7, storage circuit 8, and delay circuit 9.例文帳に追加

ビット同期回路1は多相クロック発生回路2、位相比較器3、識別回路4、多数決位相決定回路5、データ選択回路6、クロック分周回路7、保持回路8、遅延回路9から構成される。 - 特許庁

Analog rough selection voltage generated from a first variable voltage divider VDIV1 in response to the high order bit of the transmission digital baseband signal is supplied to first voltage follower AMP1 and a second voltage follower 2.例文帳に追加

送信ディジタルベースバンド信号の上位ビットに応答して第１可変分圧器ＶＤＩＶ１から生成されるアナログ粗選択電圧は、第１と第２のボルテージフォロワＡＭＰ１、２に供給される。 - 特許庁

Selection signals output from a decoding circuit 203 are set to be selectively high according to the cut-off state of an FUSE element in the bit cell 100 of a cell group designation circuit 202.例文帳に追加

セル群指定回路２０２のビットセル１００におけるＦＵＳＥ素子の切断状態に応じて、デコード回路２０３から出力される選択信号２１１〜２１４が選択的にＨｉｇｈになる。 - 特許庁

In timing signals output from a shift resistor 141 with a k-bit line, a timing signal corresponding to data for signal selection held at a SRAM part is selected by a selector 144 and output.例文帳に追加

シフトレジスタ１４１からｋビットのラインで出力されたタイミング信号のうち、ＳＲＡＭ部で保持している信号選択用データに対応するタイミング信号をセレクタ１４４で選択して出力する。 - 特許庁

Furthermore, a receiver side wireless communications equipment is provided with an inverse spread means that applies inverse spread processing to a received signal with a fixed spread code, independently of the bit rate and a data recovery means that processes the signal from the inverse spread means, in response to the bit rate instructed by the bit rate selection signal so as to recover original transmission data desired by the opposite wireless communication unit.例文帳に追加

また、受信側の無線通信装置は、受信信号を、ビットレートに関係しない固定の拡散符号で逆拡散する逆拡散手段と、この逆拡散手段からの信号を、ビットレート選択信号が指示するビットレートに応じて処理し、対向する無線通信装置が送信しようとした原送信データを再生するデータ再生手段とを有する。 - 特許庁

The present invention includes a cell array 11a, a plurality of word lines WLi, a plurality of bit lines BLi, a plurality of switching circuits SWi for column selection whose end nodes are connected to the corresponding bit lines, respectively, and a leakage current compensating circuit 12 whose output node is connected to other ends of the switching circuits.例文帳に追加

セルアレイ11aと、複数のワード線WLiと、複数のビット線BLiと、各ビット線に対応して設けられ、各一端ノードが対応するビット線へ接続されたカラムセレクト用の複数のスイッチング回路SWiと、スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路12とを具備する。 - 特許庁

A nonvolatile semiconductor memory device includes a data bus line in a word line direction that extends along the word line direction over multiple memory planes, a bit string selection circuit that switches whether to electrically connect the data bus line in the word line direction to a bit line or not, and a sub latch circuit connected to the data bus line in the word line direction.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリプレーンに跨ってワード線方向に沿って延びるワード線方向データバス線と、ワード線方向データバス線とビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、ワード線方向データバス線に接続されるサブラッチ回路とを備える。 - 特許庁

The precharge potential of a non-selection bit line among a plurality of bit lines 5 is set by an HPR voltage source 2 to be lower than a power source voltage Vcc (a low voltage of 0.5V to 1.2V, for example, 0.8V) which determines the electric potential on the high side of the data stored in the memory cell.例文帳に追加

複数のビット線５のうち非選択ビット線のプリチャージ電位は、ＨＰＲ電圧ソース２により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Ｖｃｃ（０．５Ｖ〜１．２Ｖの範囲内の低電圧、例えば０．８Ｖ）よりも低い電位（例えば１／２Ｖｃｃ＝０．４Ｖ）に設定される。 - 特許庁

A selection part 324 compares the cost function values (e.g. Iv and Ih) each other supplied from the vertical reference cost calculation part 331 and the horizontal reference cost calculation part 332, selects the smaller cost function value as an optimal prediction mode for median prediction, and stores the selection result in one bit as motion prediction mode information.例文帳に追加

選択部３２４は、垂直基準コスト算出部３３１と水平基準コスト算出部３３２から供給されるコスト関数値（例えば、IvとIh）を互いに比較し、その値が小さい方をメディアン予測の最適予測モードとして選択し、その選択結果を動き予測モード情報として、１ビットで格納する。 - 特許庁

The receiver is provided with an error rate detection means 31 that detects a bit error rate of the received prediction error signal, inverse quantizers 32-34, a selection means 35 that selects any of differential signals outputted from the inverse quantizers 32-34, and a control means 36 that controls the operation of the selection means 35.例文帳に追加

受信機は、受信した予測誤差信号のビット誤り率を検出するための誤り率検出手段３１と、逆量子化器３２〜３４と、逆量子化器から出力される差分信号のいずれか１つを選択する選択手段３５と、該選択手段の動作を制御する制御手段３６とを備える。 - 特許庁

The variable speed coding system uses an outgoing channel quality selection section 19 or an incoming channel control selection section 27 to select the control information of transmission power correlated with the state of channel quality when the signal in the transmission band is interrupted so as to adapt to the coding and transmits the signal by rearranging bit allocation.例文帳に追加

伝送帯域内の信号が中断した場合には、下り回線品質選択部１９又は上り回線制御選択部２７で回線品質の状態に相関する送信電力の制御情報を選択して符号化に適応し、ビットの配分を切り替えて伝送する可変速度符号化システムである。 - 特許庁

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL.例文帳に追加

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。 - 特許庁

A third Gray code bit Q2 is obtained by delaying an output signal Q2o of an RDFF 4 with a selection circuit 21 and outputting it through an RDFF 33 to synchronize with the clock CLK.例文帳に追加

第３ビットのグレイコードＱ２については、ＲＤＦＦ４の出力信号Ｑ２_Ｏを、選択回路２１によって遅延させ、ＲＤＦＦ３３を通してクロックＣＬＫに同期させて出力することで得られる。 - 特許庁

In this way, the reduction of a potential of the bit line BL3 is prevented by leak of a current through a non-selection memory cell MC when a threshold value of the selected memory cell MC12 is high, and wrong judgment that it is 'on-state' is prevented.例文帳に追加

こうして、選択メモリセルＭＣ12の閾値が高い場合に非選択メモリセルＭＣを介して電流がリークしてビット線ＢＬ3の電位が下がることを防止し、オン状態であると誤判断されないようにする。 - 特許庁

In the stack, U shape pillars 30 are arranged, penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG1-CG4 with one ends connected to a source line SL and the other ends connected to a bit line BL.例文帳に追加

また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁