「bit selection」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

On the basis of the sign bit ER0 of error data ER which is generated by an A/D converter 11, a selection control signal SL is generated.例文帳に追加

Ａ／Ｄ変換器１１により生成されるエラーデータＥＲの符号ビットＥＲ_0に基づいて選択制御信号ＳＬを生成する。 - 特許庁

The read/write bit lines BL1, BL2, BL3, BL4 are extended in the direction of Y, and connected to a read circuit 29 through the column selection switch 29C.例文帳に追加

読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向に延び、カラム選択スイッチ２９Ｃを経由して、読み出し回路２９Ｂに接続される。 - 特許庁

A selection circuit 109 selectively outputs a non- encoding bit NCB relating to the transition to the node corresponding to the sub set number SSNO.例文帳に追加

選択回路１０９はサブセット番号ＳＳＮＯに応じて、当該ノードへの遷移に係る非符号化ビットＮＣＢを選択出力する。 - 特許庁

The memory cell unit can be applied for an AND type and a divided bit line NOR type as well, and the number of the selection gate lines may be plural.例文帳に追加

メモリセルユニットは、ＡＮＤ型或いは分割ビットラインＮＯＲ型にも適用でき、また選択ゲート線は複数本であってもよい。 - 特許庁

Also, a plurality of selection switching elements Q selecting respectively connection/non-connection are provided at a common connection point of each of a plurality of main bit lines MBL and each of a plurality of sub-bit lines SBL.例文帳に追加

また、複数のメインビット線ＭＢＬの各々と、複数のサブビット線ＳＢＬの各々との共通接続箇所に、接続／非接続をそれぞれ選択する複数の選択スイッチング素子Ｑが設けられている。 - 特許庁

To provide a method and an apparatus related to wireless terminal device reporting alternative selection for a fixed bit size control information request report, e.g., a 4-bit uplink traffic channel request report.例文帳に追加

固定ビットサイズの制御情報要求レポート、例えば、４ビットのアップリンクトラヒックチャネル要求レポートに関する無線端末装置報告選択肢選択に関する方法および装置を提供する。 - 特許庁

A drain of each memory cell Ma0-Ma3 is connected to a first selection gate TS1 through a sub-bit line SBL0, a drain of the dummy cell DMa0 also is connected to the first selection gate TS1.例文帳に追加

各メモリセルＭａ０〜Ｍａ３のドレインは副ビット線ＳＢＬ０を介して第１の選択ゲートＴＳ１と接続され、ダミーセルＤＭａ０のドレインも第１の選択ゲートＴＳ１と接続されている。 - 特許庁

The device is equipped with: a redundant cell selector for controlling whether a defective bit of the memory cell is replaced with the redundant memory cell or not, according to a selection signal; and pull down resistors connected between the selection signal and a ground.例文帳に追加

選択信号に応じて、メモリセルの不良ビットを冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、選択信号とグランドとの間に接続されたプルダウン抵抗とを備える。 - 特許庁

Immediately after channel selection processing has started, when a tuner is unstable, stream control means estimates the identifier of a video packet from the ratio and bit rate, even when the information necessary for channel selection is not acquired.例文帳に追加

選局処理開始直後、チューナーが不安定なときにストリーム制御手段は前記比率とビットレートにより、選局に必要な情報が未取得でも映像パケットの識別番号を推定する。 - 特許庁

With such constitution, the write data signals are directly output to the readout bit line pairs RBL, RBLB from the pull-up circuit 100, even if potential differences of signals output to the readout bit line pairs RBL, RBLB from selected bit line pairs BLj, BLBj are not sufficient, by a lag between drive timing of wordlines WLi and selection timing of the bit line pairs BLj, BLBj by selection signals RYj.例文帳に追加

これにより、ワード線ＷＬｉの駆動タイミングと選択信号ＲＹｊによるビット線対ＢＬｊ，ＢＬＢｊの選択タイミングのずれによって、選択されたビット線対ＢＬｊ，ＢＬＢｊから読み出しビット線対ＲＢＬ，ＲＢＬＢに出力される信号の電位差が十分でなくても、プルアップ回路１００から読み出しビット線対ＲＢＬ，ＲＢＬＢに書き込みデータ信号が直接出力される。 - 特許庁

In a voltage selecting circuit 300 selecting voltage of each supply line 210-240, in both cases (read-period and write-period) in which positive or negative selection voltage is applied to a selection memory cell, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 is made fixed.例文帳に追加

各供給線２１０〜２４０の電圧を選択する電圧選択回路３００は、選択メモリセルに正又は負の選択電圧を印加するいずれの場合（リード期間とライト期間）も、非選択ワード電圧供給線２４０及び非選択ビット電圧供給線２２０の一方の電位を固定とした。 - 特許庁

The nonvolatile memory element is provided with a string selection transistor, a plurality of memory transistors and a ground selection transistor between a bit line and a common source line, and is capable of erasing data in the plurality of memory transistors by applying an erasing voltage to the bit line or the common source line.例文帳に追加

本発明は、ビットラインと共通ソースラインとの間にストリング選択トランジスタ、複数のメモリトランジスタ及び接地選択トランジスタを備え、ビットラインまたは共通ソースラインに消去電圧を印加して、複数のメモリトランジスタのデータを消去できる不揮発性メモリ素子である。 - 特許庁

When data are read out, a bit line potential VBL is larger than a source line potential VSL, and a word line potential VWL_s of a selection cell MC_s is larger than the bit line potential VBL, and a word line potential VWL_us of a non-selection cell MC_us is smaller than the source line potential VSL.例文帳に追加

データの読み出し時、ビット線電位ＶＢＬはソース線電位ＶＳＬより大きく、選択セルＭＣ＿ｓのワード線電位ＶＷＬ＿ｓは、ビット線電位ＶＢＬより大きく、非選択セルＭＣ＿ｕｓのワード線電位ＶＷＬ＿ｕｓは、ソース線電位ＶＳＬより小さい。 - 特許庁

A path memory part 15 of a viterbi decoding device for decoding a superimposition code is divided into an upper RAM for storing a selection path in a transition status where the least significant bit is 0 and a lower RAM for storing a selection path in a transition status where the least significant bit is 1.例文帳に追加

畳み込み符号の復号を行うビタビ復号装置のパスメモリ部１５は、最下位ビットが０の遷移状態についての選択パスを格納する上位ＲＡＭと、最下位ビットが１の遷移状態についての選択パスを格納する下位ＲＡＭとに分割されている。 - 特許庁

To each of the pair of local bit lines BL a selection MOS transistor composed of one enhancement type MOS transistor (STE) and one depression type MOS transistor (STD) is connected in series to select either of the local bit lines BL by turning on/off the selection MOS transistor.例文帳に追加

一対のローカルビット線ＢＬのそれぞれには、１個のエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）と１個のデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とからなる選択ＭＯＳトランジスタが直列に接続され、選択ＭＯＳトランジスタのオン／オフによって、いずれか一方のローカルビット線ＢＬが選択される。 - 特許庁

A switch control circuit SCNT receives shift signals SFT which change into random values, generates next bit numbers by performing calculations of values indicated by the bit numbers and the shift signals SFT and sequentially outputs the generated bit numbers as selection signals SEL.例文帳に追加

スイッチ制御回路ＳＣＮＴは、ランダムな値に変化するシフト信号ＳＦＴを受け、ビット番号とシフト信号ＳＦＴが示す値とを演算することで次のビット番号を生成し、生成したビット番号を選択信号ＳＥＬとして順次出力する。 - 特許庁

In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.例文帳に追加

割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁

When there is instruction for the ROI, variable length encoded data VLC other than an ROI selection region 41 of the expansion layer bit stream 12 are converted to zero by an expansion layer region transcoder 15, and then, the encoded data of the low-order side bit plane of the expansion layer bit stream 12 are cut so as to fit into the designated bit rate by the bit rate transcoder 16 and transmitted.例文帳に追加

ＲＯＩの指示があった場合には，拡張レイヤ領域トランスコード部１５により，拡張レイヤビットストリーム１２のＲＯＩ選択領域４１以外の可変長符号化データＶＬＣを０に変換し，その後，ビットレートトランスコード部１６により，指定されたビットレートに収まるように拡張レイヤビットストリーム１２の下位側のビットプレーンの符号化データをカットして送信する。 - 特許庁

A selection signal to a drain selection line DSA or the like to the drain selector DS and to a source selection line SSE or the like to the source selector SS is switched, and the sub-bit line SBL is used as a drain line or a source line to a memory cell MC by switching.例文帳に追加

ドレインセレクタＤＳに対するドレイン選択線ＤＳＡ等と、ソースセレクタＳＳに対するソース選択線ＳＳＥ等に対する選択信号を切り替え、副ビット線ＳＢＬをメモリセルＭＣに対するドレイン線またはソース線として切り替えて使用する。 - 特許庁

A calculation processing part 240 creates a fail bit map on the basis of the test result and the calculation expression selected by the calculation expression selection part 238.例文帳に追加

計算処理部２４０は、試験結果と、計算式選択部２３８によって選択された計算式と、に基づいてフェイルビットマップを作成する。 - 特許庁

The 4 bit lines BL0-BL3 in the I block region 214 are connected commonly to the I/O line through a first selection gate 501.例文帳に追加

１ブロック領域２１４内の４本のビット線ＢＬ０〜ＢＬ３は、第１選択ゲート５０１を介してＩ／Ｏ線に共通接続される。 - 特許庁

A dynamic programming means 4 determines bit stream selection information satisfying a target parameter by a dynamic programming technique based upon the parameter information.例文帳に追加

動的計画手段４は、パラメータ情報に基づいて、動的計画法により、目標パラメータを満足するビットストリーム選択情報を決定する。 - 特許庁

The third and fourth selection transistors 13e, 14d are connected in series between the bit line BL0 and the second NAND unit NAND 1.例文帳に追加

第３、第４の選択トランジスタ１３ｅ、１４ｄは、ビット線ＢＬ０と第２のＮＡＮＤユニットＮＡＮＤ１との間の直列接続されている。 - 特許庁

A first and second selection transistors 13d, 14e are connected in series between the bit line BL0 and the first NAND unit NAND0.例文帳に追加

第１、第２の選択トランジスタ１３ｄ、１４ｅは、ビット線ＢＬ０と第１のＮＡＮＤユニットＮＡＮＤ０との間に直列接続されている。 - 特許庁

The selection circuit 19 selects the first analog voltage signal or the second voltage signal in accordance with the digital signal D5 of the higher-order bit group.例文帳に追加

選択回路１９は、上位ビット群Ｄ５に応じて、第１のアナログ電圧信号及び第２のアナログ電圧信号のいずれかを選択する。 - 特許庁

A semiconductor device 10 comprises a plurality of bit line groups whose connections with local IO lines are controlled by a same column selection signal line.例文帳に追加

半導体装置１０は、同一のカラム選択信号線によりローカルＩＯ線との接続を制御されるビット線グループを複数備える。 - 特許庁

Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.例文帳に追加

セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁

In test production, repair and maintenance, etc. of a product, the selection part (1105) selects the bit stream of the signal pair of the test signal and the collection signal.例文帳に追加

製品試作時や修理・メンテナンス時などには選択部（１１０５）はテスト信号及び集音信号の信号対のビットストリームを選択する。 - 特許庁

To delay an audio encoder in a switchable way in order to enable a switchable bit rate in accordance with the selection of an operator.例文帳に追加

操作者の選択に応じて切換可能なビットレートを可能とするためオーディオ符号化器を切換可能に遅延遅延させることを目的とする。 - 特許庁

This instruction includes a coefficient RAM enable bit EN and thus, switching whether to activate the chip selection signal CS is performed.例文帳に追加

この命令は、係数ＲＡＭイネーブルビットＥＮを含んでおり、これによりチップセレクト信号ＣＳをアクティブレベルとするか否かの切り換えが行われる。 - 特許庁

To reduce an area occupied by selection transistors which are arranged between a main bit line and sub-bit lines to reduce power consumption by reducing excess charges/discharges in a non-selected memory cell block in block erasure.例文帳に追加

ブロック消去時における非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小する。 - 特許庁

When normal bit lines BL3 and /BL3 are selected, spare bit lines SBL2 and /SBL2 are simultaneously selected and column selection gates are arranged so that these lines are connected to different read data bus pairs.例文帳に追加

正規のビット線ＢＬ３，／ＢＬ３の選択が行なわれる場合に同時にスペアビット線ＳＢＬ２，／ＳＢＬ２の選択を同時に行ない、これらが異なる読出データバス対に接続されるようにコラム選択ゲートを配置する。 - 特許庁

A weighting selection circuit 35p performs weighting based on a deviation from an average value of the DC characteristic of each PMOS transistor, and assigns a transistor having the smallest deviation to bit 1 (LSB) of the 4-bit counter 33p.例文帳に追加

重み付け選択回路３５ｐは、各ＰＭＯＳトランジスタのＤＣ特性の平均値との偏差に基づいて重み付けを行い、４ビットカウンタ３３ｐのビット１（ＬＳＢ）には、偏差が最も小さいトランジスタを割り当てる。 - 特許庁

Specifically, the shared source line S1 extends to parallel a selection gate line CGL1 and a memory gate line MGL1 instead of being arranged to parallel a bit line D1 and a bit line D8.例文帳に追加

具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。 - 特許庁

To eliminate malfunction at the time of read-out caused by a coupling noise from a non-selection bit line being adjacent to a selected bit line without increasing chip area and an operation cycle time with respect to a semiconductor memory.例文帳に追加

半導体メモリ装置において、チップ面積及び動作サイクル時間を増大することなく、選択したビット線に隣接する非選択のビット線からのカップリングノイズによる読み出し時の誤動作を解消する。 - 特許庁

The PMOS sense circuit 1 is connected to bit lines BL and /BL, and the NMOS sense circuit 2, the precharge circuit 3, the dummy cell circuit 4, and the column selection circuit 5 are connected to local bit lines LBL and /LBL.例文帳に追加

ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。 - 特許庁

In a selection unit 26, the high-order bit data (D1) and the digital data (D2) for the residual signal component are used to obtain corrected pixel data, represented by the higher number of bits than the number of bits of the high-order bit data.例文帳に追加

選択部２６において、これら上位のビットデータ（Ｄ１）と残余信号成分についてのデジタルデータ（Ｄ２）とを用いて、上位のビットデータのビット数よりも高ビット数で表わされた補正済み画素データを求める。 - 特許庁

To solve problems in the optimization selection and the transmission of a bit stream of scalable video by transmitting the scalable video in accordance with priority, and to finally improve the quality of an image reconstructed from the bit stream.例文帳に追加

スケーラブル映像を優先度に応じて伝送し、スケーラブル映像のビットストリームの最適化選択および伝送の課題を解決するとともに、ビットストリームから再構築された画像の品質を最終的に向上させる。 - 特許庁

Therefore, quality improvement in a selection process can be performed by discovering defect caused by interference of bit liners which is hard to discover at I/O compression test of a multi-bit DRAM hitherto.例文帳に追加

したがって、従来多ビットＤＲＡＭのＩ／Ｏ圧縮テスト時の発見が難しかったビット線の干渉による不良を従来のテスト効率を損なうことなく発見することで、選別工程における品質向上ができる。 - 特許庁

A signal point candidate selection section (130) selects for each bit of the first signal a nearest signal point from a group of signal points in the constellation having a bit inversion from the nearest neighboring signal point.例文帳に追加

信号点候補選択部（１３０）が、最近傍信号点に対応する各ビットを反転させた上記コンスタレーションの信号点群のうち最も位置が近い信号点を第１信号の各ビットについて選択する。 - 特許庁

After xN-bit path selection information for radix -2^x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82.例文帳に追加

シフトレジスタ８１に対しては、radix-2^xのパス選択情報が１クロックあたりxNビットずつ入力され、k入力分蓄積された後、kxNビットのパス選択情報がまとめてパスメモリ用RAM８２の１アドレスに書き込まれる。 - 特許庁

The nonvolatile semiconductor memory device is provided with an auxiliary current source (10) in parallel to a selection memory cell (MC), current change for a sense amplifier (16) of a reading circuit (6) is accelerated, and a rise in a bit line potential to which the selection memory cell is connected is suppressed.例文帳に追加

選択メモリセル（ＭＣ）と並列に補助電流源（１０）を設け、読出回路（６）のセンスアンプ（１６）に対する電流変化を加速し、かつ選択メモリセルが接続するビット線電位の上昇を抑制する。 - 特許庁

A bit line voltage control circuit 3 includes coupling capacitors C1, C2 for bringing down the potentials by being combined to selection bit lines at the read, and NMOS transistors Q11, Q21 for alternatively connecting respective one ends N1, N2 of these capacitors to a pair of bit lines /BL, BL.例文帳に追加

ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。 - 特許庁

This circuit is composed of a data analysis unit group 3 for outputting a most stable bit position by detecting a signal wider than a designated effective width out of N-bit data and a selection deciding unit group 5 for selecting a bit position within a designated allowable jitter range by using a mask word for decision.例文帳に追加

Ｎビットデータから、指定した有効幅以上の信号を検出し、最も安定したビット位置を出力するデータ解析ユニット群３と、判定用マスクワードを使用し、指定したジッタ許容範囲内でビット位置を選択する選択判定ユニット群５とで構成する。 - 特許庁

The pixel 110 includes the memory circuit for holding one bit; a selection circuit for selecting an on-signal Von, when the held one bit is at H level and for selecting off-signal Voff, when the held one bit is at low level; and a pixel electrode to which the selected on-signal Von or the off-signal Voff is applied.例文帳に追加

画素１１０は、１ビットを保持するメモリ回路と、保持された１ビットがＨレベルである場合にオン信号Ｖonを選択する一方、Ｌレベルである場合に、オフ信号Ｖoffを選択する選択回路と、選択されたオン信号Ｖonまたはオフ信号Ｖoffが印加され画素電極とを有する。 - 特許庁