「bit selection」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide a ferroelectric storage device in which a non-selection memory cell can be protected even in a transition period at which a potential supplied to a word line and a bit line is changed.例文帳に追加

ワード線、ビット線に供給される電位が変化する過渡期においても、非選択メモリセルを保護できる強誘電体記憶装置を提供すること。 - 特許庁

In a reading operation, the selection circuits couples the two first bit lines with one corresponding first amplifier circuit.例文帳に追加

読み出し動作において、中央処理装置からの信号に従って、選択回路は２つの第１ビット線と対応する１つの第１増幅回路とを結合する。 - 特許庁

The semiconductor storage device is provided with a driving circuit 22 for controlling a voltage applied to a substrate 1, selection gates SG0 and SG1, a local bit line LB2 and a control gate CGn.例文帳に追加

基板１、セレクトゲートＳＧ０、ＳＧ１、ローカルビット線ＬＢ２、及びコントロールゲートＣＧｎに印加される電圧を制御する駆動回路２２を備える。 - 特許庁

When mode selection information designates 1:4 as a conversion ratio, only a tristate buffer 81 is enabled and the parallel data in 4-bit width are outputted.例文帳に追加

モード選択情報が変換比として１：４を指定しているときは、トライステートバッフア８１のみがイネーブル化され、４ビット幅のパラレルデータが出力される。 - 特許庁

A scramble pattern generating circuit 2 creates a scramble pattern from an encryption pattern from an encryption pattern generating circuit 1 and the random number pattern from the n-bit selection circuit.例文帳に追加

スクランブルパターン発生回路２は暗号パターン発生回路１からの暗号パターンとｎビット選択回路からの乱数パターンとからスクランブルパターンを作り出す。 - 特許庁

A physical channel bit number storage part 306 stores the number of bits of HS-PDSCH at the time of the first transmission decided as the result of the MCS selection.例文帳に追加

物理チャネルビット数記憶部３０６は、ＭＣＳ選択の結果として決定された１回目の送信時のＨＳ−ＰＤＳＣＨのビット数を記憶する。 - 特許庁

The first sub-bit line 20 is electrically separately controlled for each of multiple memory cells 1 which are to be simultaneously erased, by the first selection transistor 21.例文帳に追加

第１の副ビット線２０は、第１の選択トランジスタ２１により、同時に消去される複数のメモリセル１ごとに電気的に分離して制御される。 - 特許庁

More specifically, at the writing time and reading time, two current paths are prepared in parallel by simultaneously turning ON the bit line selection switches BLSW.例文帳に追加

具体的には、書き込みおよび読み出し時に、ビット線選択スイッチＢＬＳＷを同時にＯＮさせることで並列に２つの電流パスを設ける。 - 特許庁

Then, the weighting selection circuit 35p selects transistors P3-1 to P3-30 based on the counter value CNTp outputted from the 4-bit counter 33p.例文帳に追加

そして、重み付け選択回路３５ｐは、４ビットカウンタ３３ｐから出力されたカウンタ値ＣＮＴｐに基づいて、トランジスタＰ３−１〜Ｐ３０を選択する。 - 特許庁

After that, via a verify column selection circuit VCS, the bit line of the selected column is connected to a verify circuit 4 to compare the voltage with a reference voltage VREF.例文帳に追加

この後、ベリファイ列選択回路（ＶＣＳ）を介して、ベリファイ回路（４）に選択列のビット線を接続して基準電圧（ＶＲＥＦ）と比較する。 - 特許庁

When a print mode is designated, an image data selection means 43 selects a decoloration determination bit-map image 20 corresponding to the print mode and carries out printing.例文帳に追加

印刷モードが指定されると、イメージデータ選択手段４３が印刷モードに対応する色抜け判別用ビットマップイメージ２０を選択して印刷を行なう。 - 特許庁

The second signal is activated or inactivated in phase with a column selection line signal for connecting a pair of bit lines and a pair of local input-output lines.例文帳に追加

第２信号はビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号と同時に活性化または非活性化される。 - 特許庁

A gate of a selection transistor is connected to a word line, one side of source/drain is connected to a bit line, and the other side of source/drain is connected to the connection node.例文帳に追加

選択トランジスタは、ゲートがワード線に接続され、ソース／ドレインの一方がビット線に接続され、ソース／ドレインの他方が接続ノードに接続されている。 - 特許庁

To relieve more bit errors of a WL end cell being adjacent to a block selection gate transistor in a NAND type flash memory.例文帳に追加

本発明は、ＮＡＮＤ型フラッシュメモリにおいて、ブロック選択ゲートトランジスタに隣接するＷＬ端セルのビットエラーをより多く救済できるようにする。 - 特許庁

The second sub bit line 30 is connected in common to the multiple memory cells 1 to be separately erased, by the second selection transistor 31.例文帳に追加

一方、第２の副ビット線３０は、第２の選択トランジスタ３１により、別々に消去される複数のメモリセル１に共通に接続されている。 - 特許庁

The filter control circuit determines values of the filtering coefficients in response to a bit selection signal and outputs a filtering control signal based on the determination result.例文帳に追加

フィルタ制御回路は、ビット選択信号に応答してフィルタリング係数の値を判断し、その判断結果によってフィルタリング制御信号を出力する。 - 特許庁

In an output selection section 22, a signal indicating an error state of each mode is input and one of information bit strings by the two modes is selected to output the data.例文帳に追加

出力選択部２２は、各モードの誤り状態を示す信号を入力し、２モードによる情報ビット列の一方を選択して、出力データとする。 - 特許庁

A pulse width conversion part 72 extends a pulse width per bit of the SOH selected in the SOH selection part 71 and outputs it to a general-purpose oscilloscope 8.例文帳に追加

パルス幅変換部７２はＳＯＨ選択部７１で選択されたＳＯＨの１ビット当たりのパルス幅を伸長して汎用オシロスコープ８に出力する。 - 特許庁

In a rewrite operation, the driving circuit 22 controls to selectively draw electrons from a floating gate FG3 to the local bit line LB2 by FN tunneling by respectively applying a negative voltage to the control gate CGn, a positive voltage to the selection gate SG0, a voltage lower than the voltage of the selection gate SG0 to the selection gate SG1 and a positive voltage to the local bit line LB2.例文帳に追加

駆動回路２２は、書き換え動作の際、コントロールゲートＣＧｎに対して負電圧、セレクトゲートＳＧ０に正電圧、セレクトゲートＳＧ１にセレクトゲートＳＧ０の電圧よりも低い電圧、ローカルビット線ＬＢ２に正電圧をそれぞれ印加することによって、ＦＮトンネリングによりフローティングゲートＦＧ３からローカルビット線ＬＢ２に電子を選択的に引き抜く制御を行なう。 - 特許庁

The digital signal string is composed of a plurality of continuous frames, and each frame is provided with information data, a preamble preceding to the information data for establishing the synchronization of the data, and a guard bit following the data and the change of the selection signal and the selection of the antenna are performed whenever the guard bit is received.例文帳に追加

デジタル信号列は、連続する複数のフレームからなり、各フレームは、情報データと、この情報データの同期を確立するために情報データに先行したプリアンブルと、情報データに後続するガードビットとを、具備し、選択信号の変更及びアンテナ選択が、ガードビットの受信ごとに行われる。 - 特許庁

Each memory cell block MC has a plurality of memory cells consisting of a selection transistor Q and a ferroelectric capacitor C, a reference data storing memory cell consisting of a selection transistor QREF and a ferroelectric capacitor CREF, a read-out transistor QR, bit lines BL, sub-bit lines SBL, and a reset line RST.例文帳に追加

各メモリセルブロックＭＣは、選択トランジスタＱと強誘電体キャパシタＣとからなる複数のメモリセルと、選択トランジスタＱＲＥＦと強誘電体キャパシタＣＲＥＦとからなるリファレンスデータ格納メモリセルと、読み出しトランジスタＱＲと、ビット線ＢＬと、サブビット線ＳＢＬと、リセット線ＲＳＴとを有している。 - 特許庁

A set of logical arithmetic circuits LC is provided between each pair bit lines BP of a memory block MB1 and each pair bit lines PB of a memory block MB2, and a logical selection signal line LS for simultaneously activating the logical arithmetic circuits is provided.例文帳に追加

メモリブロックＭＢ１の各ペアビット線ＢＰと、メモリブロックＭＢ１の各ペアビット線ＢＰとの夫々の間に一組の論理演算回路ＬＣを設け、論理演算回路を同時に活性化する論理選択信号線ＬＳを設ける。 - 特許庁

To provide a semiconductor device which can select sub-bit lines on the data side and reference side by one work line, and can solve problems of skews, noises, operating current and area, and its sub-bit line selection method.例文帳に追加

データ側とリファレンス側との副ビット線を１本のＺワード線で選択可能とし、スキュー、ノイズ、動作電流および面積の問題を解決することができる半導体装置およびその副ビット線選択方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit which permits the selection of lines of data buses for inputting data when the bit count of a data bus used for inputting data to be written in a RAM is different from the bit count of input data.例文帳に追加

ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる半導体集積回路を提供する。 - 特許庁

During reading data from any one phase change memory cell chosen among the phase change memory cells in the columns, the first and second bit line selection circuits electrically connect the first and second edges of the local bit line with a global word line.例文帳に追加

カラムの相変化メモリセルのうち選択された何れか一つの相変化メモリセルからデータを読み出す間に、第１及び第２ビットライン選択回路は、ローカルビットラインの第１及び第２端をグローバルワードラインに電気的に連結する。 - 特許庁

The semiconductor storage device is provided with a differential amplification type sense amplifier 11 connected with a bit line BL and a data transmission circuit including a column selection switch 12 for switching and controlling connection/disconnection between the bit line BL and a data line DL.例文帳に追加

半導体記憶装置は、ビット線ＢＬと接続された差動増幅型センスアンプ１１と、ビット線ＢＬとデータ線ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２を含むデータ伝送回路とを備えている。 - 特許庁

Previously prepared are the error vectors calculated on the basis of target signals corresponding to the evaluation bit arrays and the target signals derived from the binary bit arrays, and the selection of a desired error vector is performed depending on the results of the determination.例文帳に追加

所定の評価ビット列に含まれる２Ｔの連続数をiとして，評価ビット列を（５＋２ｉ）の長さのビット列について考え、２値化ビット列に所定の評価ビット列が含まれるかどうかの判定処理を実施する。 - 特許庁

In order to secure a current to flow in the bit line BL [i] connected to the drain of the twin memory cell (i), the gate voltage BS0 of a bit line selection transistor 217A arranged at half way is set to 4.5 V being high voltage.例文帳に追加

このとき、ツインメモリセル（ｉ）のドレインに接続されたビット線ＢＬ［ｉ］に流れる電流を確保するために、その途中にあるビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を高電圧である４．５Ｖに設定する。 - 特許庁

A control signal supplied to a cell array selection transistor, a sense amplifier bit line pre-charge transistor, and their gates is set so that potential variation applied to a pair of cell array bit lines is canceled when a state of each transistor is caused to transition.例文帳に追加

セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。 - 特許庁

A control circuit has a pre-decoder circuit transmitting the pre-decode signal to the word driver part, a Y system address selection drive circuit transmitting a selection signal to the bit line selecting circuit, and a timing generating circuit forming the timing signal and the pre-charge signal.例文帳に追加

制御回路は、ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及びタイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。 - 特許庁

One end of a bit line BL of a selection column is coupled electrically to a corresponding current feedback wiring RL by write-column selecting gates WCSGo and WCSGe turned on selectively in accordance with a column selection result.例文帳に追加

選択列のビット線ＢＬは、列選択結果に応じて選択的にオンするライトコラム選択ゲートＷＣＳＧｏおよびＷＣＳＧｅによって、対応する電流帰還配線ＲＬと一端同士を電気的に結合される。 - 特許庁

This nonvolatile memory is characterized in that a source potential of the selection cell transistor is controlled so as to be varied in accordance with distance between a circuit (10) generating program voltage applied to bit lines and a selection cell transistor to be programmed.例文帳に追加

不揮発性メモリにおいて，ビット線に印加されるプログラム電圧発生回路(10)とプログラム対象の選択セルトランジスタとの距離に応じて，当該選択セルトランジスタのソース電位を変更するよう制御することを特徴とする。 - 特許庁

Activated word lines WL0 are non-activated in proper timing during selection of column selection lines CL0,..., CLN after pairs of bit lines (BL0 and /BL0,..., BLN and /BLN) are differential-amplified to a voltage level of full amplitude.例文帳に追加

活性化されているワード線ＷＬ０は、ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）がフル振幅の電圧レベルにまで差動増幅された後であって、コラム選択線ＣＬ０、・・・、ＣＬＮの選択間の適宜なタイミングで非活性化される。 - 特許庁

A failure detection circuit 100 compares a first data group which is read from a first bit line group with a second data group which is read from a second bit line group, thereby detecting whether a connection failure (a contact failure) with the column selection signal line has occurred in either the first or second bit line group.例文帳に追加

不良検出回路１００は、第１のビット線グループから読み出される第１データグループと、第２のビット線グループから読み出される第２データグループを比較することにより、第１および第２のビット線グループのいずれかにおいて、カラム選択信号線との接続不良（コンタクト不良）が発生していないかを検出する。 - 特許庁

Each memory bank 11 includes: memory cell arrays 15; a plurality of bit lines disposed on the memory arrays 15; a selection section 19 receiving addresses from each of the first and second input sections 12 to produce local address for selecting the bit line by using the addresses; and a column decoder 17 for selecting the bit line by using the local address.例文帳に追加

各メモリバンク１１は、メモリセルアレイ１５と、メモリセルアレイ１５に配設された複数のビット線と、第１及び第２の入力部１２それぞれからアドレスを受け、かつアドレスを用いてビット線を選択するためのローカルアドレスを生成する選択部１９と、ローカルアドレスを用いてビット線を選択するカラムデコーダ１７とを含む。 - 特許庁

When read-out is performed and memory elements on the same bit line are selected continuously, read-out of next memory element can be performed during the resetting of bit line voltage after read-out by switching a read-out bit line by switching selection transistors TL or TR, high speed random read-out can be performed.例文帳に追加

読み出し時、連続で同一ビット線上の記憶素子が選択された場合、選択トランジスタＴＬとＴＲを切り換えにより読み出すビット線を切り換えることで、読み出し後のビット線電圧をリセットしている間に、次の記憶素子の読み出しが可能となり、高速なランダム読み出しが可能となる。 - 特許庁

To simultaneously achieve the reduction of power consumption and a read-out time, and the prevention of erroneous write-in of a non-selection cell in read-out performed by shielding every other bit lines.例文帳に追加

１本おきにビット線をシールドして行う読み出しにおいて、消費電力および読み出し時間の低減と非選択セルの誤書き込み防止を同時に達成する。 - 特許庁

Meanwhile, when a VSS is applied to the bit lines BLTO, BLBO, BLTO', BLBO', the column selection line YSO connected to the gates of the related column switches TY1, TY2 is set to a low level (VSS).例文帳に追加

一方、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ０’，ＢＬＢ０’にＶＳＳを与えたとき、関連するカラムスイッチＴＹ１，ＴＹ２のゲートに接続されたカラム選択線ＹＳ０をローレベル（ＶＳＳ）とする - 特許庁

The read out bit lines RBL1-RBL4/write word lines WWL1-WWL4 are connected to common data lines 30 via a row selection switch RSW2.例文帳に追加

読み出しビット線ＲＢＬ１〜ＲＢＬ４／書き込みワード線ＷＷＬ１〜ＷＷＬ４は、ロウ選択スイッチＲＳＷ２を経由して、共通データ線３０に接続される。 - 特許庁

In the twin cell mode, two sub-word lines are driven simultaneously to a selection state, storage data of a memory cell is read out with bit lines being a pair, and sense-operation is performed.例文帳に追加

ツインセルモードにおいては２本のサブワード線を同時に選択状態へ駆動して対をなすビット線にともにメモリセルの記憶データを読出してセンス動作を実行する。 - 特許庁

Bit and base collation is executed per frame unit defied by the frame pulse to generate a selection key formed into a file by each of the transmitter 10 and the receiver 20.例文帳に追加

フレームパルスにより規定されるフレーム単位でビット・基底照合が実行され、送信器１０および受信器２０のそれぞれでファイル化された選別鍵が生成される。 - 特許庁

Memory cells MC of M pieces connected in series to a ferroelectric capacitor FC and a transistor CRT for selection are connected in parallel between a drive line DL and a bit line BL.例文帳に追加

強誘電体キャパシタＦＣと選択用トランジスタＣＲＴとを直列に接続したメモリセルＭＣを、ドライブラインＤＬとビットラインＢＬとの間にＭ個並列に接続する。 - 特許庁

To provide a semiconductor memory in which multiplex selection of a column line will not be performed, being accompanied by switching operation of a bit line and deterioration of an electrical characteristic will not be caused.例文帳に追加

ビット線の切替動作に伴って列線が多重選択されることがなく、電気的特性の劣化を招くことのない半導体記憶装置を提供すること。 - 特許庁

A decode signal voltage is given to the constant-current circuits from word decode lines 16X (bit decode lines 16Y) via the circuit selection switches SW_1 and SW_2.例文帳に追加

また、これらの定電流回路には、回路選択スイッチＳＷ１，ＳＷ２を介して、ワードデコード線１６Ｘ（ビットデコード線１６Ｙ）からデコード信号電圧が与えられる。 - 特許庁

An inserted information selecting and processing section 271 accepts the selection of information to be inserted to a clip in the time address 201 of an SDTI-CP time code 200 and a user bit 202.例文帳に追加

挿入情報選択処理部２７１は、SDTI-CPタイムコード２００のタイムアドレス２０１およびユーザビット２０２の内、クリップに挿入する情報の選択を受け付ける。 - 特許庁