「cache blocks」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The cache controller accesses the plurality of blocks of at least some cache memories via a high speed interconnection device.例文帳に追加

キャッシュコントローラは、高速相互接続装置を介して、少なくともいくつかのキャッシュメモリの複数ブロックにアクセスする。 - 特許庁

The cache access part reads out all of the pre-conversion pixel values necessary for calculation of post-conversion pixel values from the plurality of cache blocks by a single cache access.例文帳に追加

キャッシュアクセス部は、複数のキャッシュブロックから、変換後画素値の計算に必要な全ての変換前画素値を１回のキャッシュアクセスで読み出す。 - 特許庁

A processor is provided with an execution pipe line and a cache memory having several held instruction words selected from a cache block and plural cache blocks.例文帳に追加

プロセッサは、実行パイプラインと、キャッシュブロックから選定されたいくつかに保持された命令ワードと共に複数のキャッシュブロックを含むキャッシュメモリとを有する。 - 特許庁

To provide a cache memory device capable of reducing an erroneous cache in the case of competition of cache blocks and to easily presume a state of a cache memory from the outside and a high performance data processing system using the same.例文帳に追加

キャッシュブロック競合時のキャッシュミスを低減することことが可能で、キャッシュメモリの様子を外部から推定することが容易なキャッシュメモリ装置、及び、これを使用した高性能なデータ処理システム。 - 特許庁

To provide a cache memory control system such that the continuous or alternative execution of a plurality of programs that cache arbitrary blocks does not leave only low substitution precedence blocks in the cache memory that result in a deadlock at worst.例文帳に追加

任意ブロックをキャッシングする複数のプログラムを、連続あるいは交互に実行した場合、置換順位が低いブロックばかりとなり最悪の場合デッドロックにならないようにしたキャッシュメモリ制御システムを提供する。 - 特許庁

An instruction to start a branch resolution routine of, for example, loading a branch destination cache block 42 is embedded in each branch position of the cache blocks 42 to another cache block 42.例文帳に追加

各キャッシュブロック４２の他のキャッシュブロック４２への分岐位置には、分岐先のキャッシュブロック４２のロード等の処理を行う分岐解決ルーチンを起動する命令を埋め込む。 - 特許庁

CACHE SYSTEM AND CACHING METHOD FOR STORING FILE DATA BY DIVIDING CHACE MEMORY INTO MEMORY BLOCKS例文帳に追加

キャッシュメモリをメモリブロックに分けてファイルのデータを保存するキャッシュ方法及びキャッシュシステム - 特許庁

To obtain an alignment instruction cache(AIC) including plural instruction cache sectors wherein out-of-sequence blocks of instructions can be recorded.例文帳に追加

命令のアウト・オブ・シーケンス・ブロックをその中に記録することができる複数の命令キャッシュ・セクタを含む位置合わせ命令キャッシュ（ＡＩＣ）。 - 特許庁

The processor makes a cache subsystem commit all pending references to the cache blocks, corresponding to the determined effective addresses.例文帳に追加

プロセッサは、決定された有効アドレスに対応するキャッシュ・ブロックに対するすべての保留中の参照をキャッシュ・サブシステムにコミットさせる。 - 特許庁

To provide a cache testing method capable of performing a test in the state of performing access to respective blocks composing of a cache without overlapping.例文帳に追加

キャッシュを構成する各ブロックへのアクセスが重複なく行われる状態で試験が行えるキャッシュ試験方法を提供する。 - 特許庁

The cache architecture (16) used for a processor includes a RAM set cache for performing caching operation for successive blocks of a main memory (20).例文帳に追加

処理装置に使うキャッシュ・アーキテクチャ（１６）が、メイン・メモリ（２０）の連続ブロックのキャッシュ動作をするためのＲＡＭセット・キャッシュを含む。 - 特許庁

The cache architecture (16) used for a processor includes a RAM set cache for performing caching operation for successive blocks of a main memory (20).例文帳に追加

処理装置に使うキャッシュ・アーキテクチュア（１６）が、主メモリ（２０）の連続ブロックのキャッシュ動作をする為のＲＡＭセット・キャッシュを含む。 - 特許庁

To transfer a plurality of cache blocks while suppressing influence on the execution of an original processing instruction.例文帳に追加

本来の処理命令の実行に対する影響を抑えつつ、複数のキャッシュブロックを転送する。 - 特許庁

At least one of the blocks can dynamically be allocated to two or more cache controllers.例文帳に追加

これらのブロックの少なくとも１つは動的に、２以上のキャッシュコントローラに割り当て可能である。 - 特許庁

Based on the parameter (cluster size information) notified by the parameter acquisition section 421, the cache structure determination section 422 determines the structure (size of cache block or number of cache blocks) of the directory cache secured in a certain area of RAM.例文帳に追加

キャッシュ構造決定部４２２は、パラメータ取得部４２１から通知されたパラメータ（クラスタサイズ情報）に基づいて、ＲＡＭの一部の領域に確保されたディレクトリキャッシュの構造（キャッシュブロックのサイズや、キャッシュブロックの数）を決定する。 - 特許庁

This computer is provided with a cache memory 10 including cache ways 15 and 17 constituted of cache blocks B1-B8 and a cache controlling part 30 for turning the cache blocks B1-B8 storing data having an address included in a designated address area into a state inhibiting replacement with other address data according to a supplied instruction, or for releasing the replacement inhibiting state.例文帳に追加

キャッシュブロックＢ１〜Ｂ８からなるキャッシュウェイ１５，１７を含むキャッシュメモリ１０と、指定されたアドレス領域に含まれるアドレスを持つデータを記憶しているキャッシュブロックＢ１〜Ｂ８を、供給される命令に応じて別アドレスデータへの置換禁止状態とし又は該禁止状態を解除等するキャッシュ制御部３０とを備えた計算機を提供する。 - 特許庁

To improve the performance of access to a cache by decreasing the request of a state change to another system by fractionizing the state of managing data blocks on the cache.例文帳に追加

キャッシュ上のデータブロックを管理する状態を細分化して他系への状態変更の要求を減してキャッシュへのアクセス性能を高める。 - 特許庁

An image processing apparatus 10 is connected to a main memory 30 for storing a plurality of pre-conversion pixel values and a cache memory 20 having a plurality of cache blocks.例文帳に追加

画像処理装置１０は、複数の変換前画素値を記憶するメインメモリ３０と、複数のキャッシュブロックを有するキャッシュメモリ２０とに接続される。 - 特許庁

Upon detecting the reference and dating of the cache region, the corresponding block of the cache data storage device 102 is specified, and data n times the length of data to be referred to and updated is transferred in blocks between a region outside the cache region and the cache data storage device or between the cache data storage devices.例文帳に追加

キャッシュ領域の参照、更新を検出した時点でキャッシュデータ記憶装置１０２の対応するブロックを特定し、参照、更新するデータ長のｎ倍のデータをキャッシュ領域外の領域とキャッシュデータ記憶装置との間、または、キャッシュデータ記憶装置間でブロック単位にデータ転送する。 - 特許庁

A reference image cache memory 100 has a storage capacity for signals with a range of blocks wherein the number of blocks in a horizontal direction is equal to the number of blocks in the horizontal direction of image signals for one screen and the number of blocks in a vertical direction is greater than the number of blocks in the vertical direction of a searching range.例文帳に追加

参照画像キャッシュメモリ１００は、水平方向のブロック数が一画面分の画像信号の水平方向のブロック数と同じで、かつ、垂直方向のブロック数が探索範囲の垂直方向のブロック数よりも大きなブロック範囲の信号の記憶容量を備えている。 - 特許庁

This cache control method manages use state of cache blocks using shared memories which can be accessed from each controller in order to perform exclusive control in which both controllers can transfer data to the same cache block unless the domains of data transfer overlap even if it is the same cache block.例文帳に追加

データ転送の領域が重ならない限り同一キャッシュブロックであっても両コントローラが同一キャッシュブロックにデータ転送を可能とする排他制御を行うため、各コントローラからアクセス可能な共有メモリを使用して、キャッシュブロックの使用状況を管理する。 - 特許庁

The method for the integrated circuit 200 to execute the read operation and the write operation concurrently with the invention includes the cache memory blocks to separate the read operation and the write operation into the memory blocks and the cache memory blocks and execute them concurrently within one cycle of a clock signal.例文帳に追加

本発明による集積回路２００の読み取り動作と書き込み動作とを同時に実行する方法はキャッシュメモリブロックを具備してクロック信号の１周期内で読み取り動作及び書き込み動作がメモリブロックとキャッシュメモリブロックとに分けられて同時に実行される。 - 特許庁

When receiving the second prefetch start instruction, the multiblock prefetch control part specifies a plurality of cache blocks to be transferred on the basis of prefetch object area information included in the instruction and the size of the cache blocks, performs scheduling so as to transfer the plurality of cache blocks within an execution time of a prescribed process and outputs a transfer instruction.例文帳に追加

また、マルチブロックプリフェッチ制御部は、第2prefetch開始命令を受信した場合、当該命令に含まれるプリフェッチ対象領域情報とキャッシュブロックの大きさとに基づき、転送すべき複数のキャッシュブロックを特定し、複数のキャッシュブロックを所定の処理の実行時間内で転送するようにスケジューリングし、転送指示を出力する。 - 特許庁

This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.例文帳に追加

複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁

A cache memory is divided into cache blocks 201 consisting of plural addresses and the update frequencies of the cache blocks 201 are measured, and the cache protocol for maintaining the consistency of data is dynamically switched from a protocol for a update type to a protocol for an invalidation type and vice versa according to the measurement results.例文帳に追加

キャッシュメモリを複数アドレスから成る複数のキャッシュブロックに分割し、各キャッシュブロックの更新頻度を計測し、その計測結果に基づいてデータの一貫性を保つためのキャッシュプロトコルを更新型向きから無効化型向きへ、または無効化型向きから更新型向きへ動的に変化させるように動的にキャッシュプロトコルを切り替える。 - 特許庁

A tag memory control section 210 reads data stored in memory blocks MB1-MB4 and cache memory blocks CMB1-CMB4 or writes data to the memory block and the cache memory block by responding to a write address or a read address.例文帳に追加

タグメモリ制御部２１０は書き込みアドレスまたは読み取りアドレスに応答してメモリブロックＭＢ１〜ＭＢ４及びキャッシュメモリブロックＣＭＢ１〜ＣＭＢ４に格納されたデータを読み取るか、メモリブロック及びキャッシュメモリブロックにデータを書き込む。 - 特許庁

A resource allocation controller determines a memory controller for access to at least one of dynamically allocatable cache memory blocks.例文帳に追加

リソース割り当てコントローラは、少なくとも一つの動的割り当て可能キャッシュメモリブロックにアクセス用メモリコントローラを決定する。 - 特許庁

The projector reads lines of an image before correction in the unit of blocks from a DRAM in an oblique direction and stores the result to a cache memory.例文帳に追加

プロジェクタは、補正前の画像のラインをＤＲＡＭから斜め方向にブロック単位で読み込み、キャッシュメモリに格納する。 - 特許庁

The clients 21 and 22 acquiring the read authority release blocks existed so far against the read request to a self-cache.例文帳に追加

読み込み権限を獲得したクライアント２１，２２は自キャッシュへの読み込み要求に対するそれまでのブロックを解除する。 - 特許庁

An image plotting device 1 includes: a texture cache 6 for reading the set number of texture blocks from among a plurality of texture blocks; a texture processing part 4 for acquiring the texture block from the texture cache 6 for every pixel, and for performing filtering processing using the texture block; and a pixel cache 7 for storing the filtering result.例文帳に追加

画像描画装置１は、複数のテクスチャブロックの中から、設定数のテクスチャブロックを読み込むテクスチャキャッシュ６と、画素毎にテクスチャブロックをテクスチャキャッシュ６から取得し、このテクスチャブロックを用いたフィルタリング処理を行うテクスチャ処理部４と、フィルタリング結果を保存するピクセルキャッシュ７とを備える。 - 特許庁

An arranging and allocating device optimally arranges the functions and basic blocks in order to reduce any cache conflict based on the information.例文帳に追加

配置割付装置はこれらの情報に基づいてキャッシュコンフリクトが低減するように関数と基本ブロックを最適配置する。 - 特許庁

In order to acquire horizontal linear texels to draw horizontal linear images on a screen, a cache address assigned to each 16×16 blocks of texels is grouped by horizontal texel sets.例文帳に追加

画面の横方向の直線状の絵を書くために、横方向一直線状にテクセルを取得する場合を考える。 - 特許庁

The second group of the microcode is directly mapped into the RAM cache from the RAM cache so that the blocks can be swapped into and out of the digital system.例文帳に追加

マイクロコードの第２のグループは、ＲＡＭキャッシユから分離したメモリ装置からＲＡＭキャッシュに直接マップされているので、そのブロックはそのディジタル・システムにスワップイン及びスワップアウトすることが可能である。 - 特許庁

The memory controller transfers the plurality of pre-conversion pixel values stored in the main memory 30 to the cache blocks corresponding to pre-conversion coordinates, respectively.例文帳に追加

メモリコントローラは、メインメモリ３０に記憶された複数の変換前画素値をそれぞれ、変換前座標に応じたキャッシュブロックへ転送する。 - 特許庁

An address cache 128 associates cache blocks including texture addresses of word unit outputted from a depth test unit 125, with a correction flag indicating by word whether or not texture cache block unit addresses and texture addresses of word unit consisting of the cache block are texture addresses which are needed to correct the texture addresses stored in an address memory 104 corresponding to the texture addresses of word unit, and temporarily stores the chace blocks.例文帳に追加

アドレスキャッシュ１２８は、デプステスト部１２５から出力されたワード単位のテクスチャアドレスを含むキャッシュブロックと、テクスチャキャッシュブロック単位アドレス、および、そのキャッシュブロックを構成するワード単位のテクスチャアドレスが、そのテクスチャアドレスに対応するアドレスメモリ１０４に記憶されているテクスチャアドレスを修正する必要があるテクスチャアドレスであるかどうかをワード単位で表す修正フラグとを対応付けて、一時的に記憶する。 - 特許庁

Thus, frequencies of cache mistakes is reduced to shorten time required for memory access by storing many blocks adjacent to pieces of data existing over an area with wide spatial locality in the cache memory.例文帳に追加

これにより、空間的局所性が広い領域にかけて存在するデータと隣接する多数のブロックをキャッシュメモリに保存することによって、キャッシュミス回数を減らして、メモリアクセスにかかる時間を短縮することができる。 - 特許庁

The set associative type cache memory device equipped with a memory cell part which holds data and tags, an LRU memory part representing reference history information on cache blocks, and a circuit which makes a hit/miss decision has an instruction for changing the LRU of a corresponding cache block to the block which was referred to in the remote past.例文帳に追加

データとタグを保持するメモリセル部と、キャッシュブロックの参照履歴情報を表すＬＲＵメモリ部と、ヒット／ミスを判定する回路を具備するセットアソシアティブ方式のキャッシュメモリ装置において、該当キャッシュブロックのＬＲＵを最も遠い昔に参照したブロックに変更する命令を備える。 - 特許庁

The tag memory control section controls so that the read operation and the write operation of the data are separated into the memory blocks and the cache memory blocks respectively to be executed concurrently.例文帳に追加

タグメモリ制御部は、書き込みアドレス及び読み取りアドレスが同じである場合に、データの読み取り動作と書き込み動作とがメモリブロックとキャッシュメモリブロックとにそれぞれ分けられて同時に実行されるように制御する。 - 特許庁

The plural circuits are successively reconstituted in the programmable logic circuit device for each of the plural blocks which can be preserved in the data cache part 53.例文帳に追加

データキャッシュ部５３に保存可能な複数個のブロック毎に、複数個の回路を順次にプログラマブル論理回路装置に再構成して処理を行う。 - 特許庁

The cache blocks 42 are loaded into a local memory 16 in the units and sequentially stored in first to nth banks 30a to 30n that are partitions of the storage area.例文帳に追加

ローカルメモリ１６にはキャッシュブロック４２単位でロードを行い、格納領域の区画である第１バンク３０ａ〜第ｎバンク３０ｎに順次格納する。 - 特許庁

A plurality of storage areas 3-1 have a plurality of blocks including a plurality of pages and each have a data cache 3-2 and a page buffer 3-3.例文帳に追加

複数の記憶領域３−１は、複数のページを含む複数のブロックを有し、データキャッシュ３−２とページバッファ３−３とをそれぞれ有している。 - 特許庁

The conventional multi-port cache memory is excellent in high speed since it is constituted by using multi-port cell blocks, however, chip size is increased when erroneous cache is attempted to be reduced by increasing its capacity since the areas of the cell blocks to be components increase in proportion to square of the number of ports, which becomes a cause of cost increase.例文帳に追加

従来のマルチポートキャッシュメモリはマルチポートセルブロックを用いて構成されるので高速性には優れているが、構成要素となるセルブロックの面積がポート数の２乗に比例して増大するため、大容量化してキャッシュミスを低減しようとすればチップサイズが増大し、コストアップの原因となっていた。 - 特許庁

To provide an arithmetic processing unit and a cache memory control device which can arbitrarily divide a cache memory area in blocks according to a process ID so as to improve the effective performance of a processor.例文帳に追加

キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。 - 特許庁

Since much disk data that is the subject of a write request is first read, upon a subsequent write request the drive controller determines whether the starting and ending blocks are in cache and if so, writes new data to those blocks, calculates a full ECC for them, and then calculates ECC for intervening blocks and writes new data to the intervening blocks.例文帳に追加

書き込み要求の対象のディスク・データの多くは先ず読まれるので、次の書き込み要請のときドライブコントローラは、キャッシュに開始・終了ブロックが存在するか判定し、もしそうであれば、それらのブロックに新データを書き込み、それらについて全ECCを計算し、ついで、中間のブロックについてECC を計算し、該中間ブロックに新データを書き込む。 - 特許庁

If both starting and ending blocks are not in cache the drive controller executes either a high data integrity routine or a high performance routine as chosen by the user.例文帳に追加

もし、開始・終了両ブロックともキャッシュに無い場合は、ドライブコントローラは、高データ保全性ルーティンか高パフォーマンスルーチンのいずれかユーザが選んだ方を実行する。 - 特許庁