「cache buffer」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Furthermore, referring to the control information table 23, it is determined whether or not to execute flush processing of processing data from the cache memories 15, 16 to the data buffer 24.例文帳に追加

さらに、制御情報テーブル２３を参照して、キャッシュメモリ１５，１６からデータバッファ２４への処理データのフラッシュ処理を実行するか否かを決定する。 - 特許庁

To reduce the hardware scale and power consumption of a vector processor by sharing a cache memory as a vector load buffer (VLDB).例文帳に追加

キャッシュメモリをベクトルロードバッファ（ＶＬＤＢ）としても利用できるようにすることにより、ベクトル処理装置のハードウェア量および消費電力を低減させる。 - 特許庁

To perform print processing of plural document data at a high speed by effectively utilizing fonts mounted on a printer and font data to be cashed to a cache buffer.例文帳に追加

プリンタに搭載されているフォントや、キャッシュバッファにキャッシュされるフォントデータを有効利用し、複数の文書データのプリント処理を高速に行う。 - 特許庁

Most directories are small, using just a single fragment (typically 1K) in the file system and less (typically 512bytes) in the buffer cache. 例文帳に追加

ほとんどのディレクトリは小さく、 ファイルシステムにおいては単一フラグメント (典型的には1K) であり、バッファキャッシュではさらに小さくなっています (典型的には 512 バイト)。 - FreeBSD

A plurality of storage areas 3-1 have a plurality of blocks including a plurality of pages and each have a data cache 3-2 and a page buffer 3-3.例文帳に追加

複数の記憶領域３−１は、複数のページを含む複数のブロックを有し、データキャッシュ３−２とページバッファ３−３とをそれぞれ有している。 - 特許庁

To provide a mechanism for managing data on a plurality of storage devices whose physical sector sizes are different, without dividing a buffer cache area for each of the storage devices.例文帳に追加

バッファキャッシュ領域を記憶装置ごとに分割することなく、物理セクタサイズの異なる複数の記憶装置上のデータを管理する仕組みを提供する。 - 特許庁

A cache control unit 400 assigns input selectors 200-230 so that data of the buffer memories used is cached by at least one of the memory units.例文帳に追加

キャッシュ制御ユニット４００は、使用されるバッファメモリのデータが少なくとも一つのメモリユニットでキャッシュされるよう、インプットセレクタ２００〜２３０を割り当てる。 - 特許庁

When the recording/reproducing to/from a low speed main recorder Dk is carried out through a buffer memory, the device functions as the cache memory Cch by constituting of a high speed memory.例文帳に追加

低速の主記録装置Ｄｋへの記録／再生をバッファメモリを介して行う際に、高速のメモリで構成してキャッシュ・メモリＣｃｈとして機能させる。 - 特許庁

A disc storage device 10 stores the write data in a cache region 14A of a data buffer 14 in response to the write command from a host, reports write completion to the host, and then writes the write data of the cache region 14A in a storage medium 19.例文帳に追加

ディスク記憶装置（１０）は、ホストからのライトコマンドに応じて、ライトデータをデータバッファ（１４）のキャッシュ領域（１４Ａ）に格納して、ホストへライト完了を報告し、その後キャッシュ領域（１４Ａ）のライトデータを、記憶媒体（１９）に書き込む。 - 特許庁

While the reply data are registered in the saving buffer 2, an area on the cache 1 where the reply data are scheduled to be registered (updated) is made to successively hold the data prior to update so that the cache data prior to update can be accessed.例文帳に追加

リプライデータが待避バッファ２に登録されている間、そのリプライデータが登録（更新）される予定のキャッシュ１上のエリアに更新前のデータを保持させ続け、その更新前のキャッシュデータをアクセスすることを可能とする。 - 特許庁

In AV data, for example, look-ahead is emphasized since its look-ahead effectiveness is high because of its continuity, thereby, the cache memory is laid in a state suitable for a buffer-like cache operation based on the continuous read from a storage medium such as disc.例文帳に追加

例えばＡＶデータの場合はその連続性により先読みの有効性が高いため先読み重視とし、これによってディスク等の記録媒体からの連続的な読出に基づくバッファ的なキャッシュ動作に適した状態とする。 - 特許庁

A master LU dirty volume control part 145 sets the upper limit of the total capacity of the dirty data of a storage medium 2 occupying on a cache, and requests a swap area managing part 146 to secure a buffer equivalent to the upper limit on the cache.例文帳に追加

マスタＬＵダーティ量制御部１４５は、記憶媒体２のダーティデータがキャッシュ上に占める総容量の上限を設定し、その上限に相当するバッファのキャッシュ上での確保をスワップ領域管理部１４６に要求する。 - 特許庁

In a processor module on the receiving side, a cache controller detects that the header is rewritten, reads communication data stored in the buffer corresponding to the address information stored in the header, stores the address information in a new cache tag, stores the communication data in a cache block, and then interrupts the processor.例文帳に追加

受信側のプロセッサモジュールでは、キャッシュコントローラが、ヘッダが書き換えられたことを検出して、ヘッダに格納されたアドレス情報に対応するバッファに格納されている通信データをリードし、アドレス情報を新たなキャッシュタグに格納するとともに、通信データをキャッシュブロックに格納した後、プロセッサに割込みをかける。 - 特許庁

A deletion cache determination part 23 determines cache data to be deleted from a data storage part 25 when the sum of a data amount of data stored in the data storage part 25, a data amount of cache data stored by the data storage part 25 and a data amount of buffer data stored by the data storage part 25 becomes equal to or more than a prescribed threshold value.例文帳に追加

削除キャッシュ決定部２３は、データ記憶部２５に記録するデータのデータ量とデータ記憶部２５が記憶するキャッシュデータのデータ量とデータ記憶部２５が記憶するバッファデータのデータ量との和が所定の閾値以上となる場合に、データ記憶部２５から削除するキャッシュデータを決定する。 - 特許庁

If the access entry of a cache memory 102 varies for an instruction fetch from a CPU 11, a branch target buffer 104 is accessed in advance and a cache access is made to a predicted branch address, whereby a cache is hit when a branch instruction is executed afterward to make a branch prediction.例文帳に追加

ＣＰＵ１０１からの命令フェッチにおいて、キャッシュメモリ１０２のアクセスエントリが変わる場合、先行して分岐ターゲットバッファ１０４をアクセスし、予測分岐先アドレスに対して予めキャッシュアクセスすることにより、後に分岐命令が実行されて分岐予測が行われた際にキャッシュヒットさせるようにする。 - 特許庁

Also, the address information of the object data is stored in an EWB buffer 150 at the time of starting autonomous move-out by the processor, and when the address of BackEviction object data exists in the EWB buffer 150, cache ejection processing by BackEviction is stopped.例文帳に追加

また、プロセッサによる自律的ムーブアウトの開始時に対象データのアドレス情報をＥＷＢバッファ１５０に格納し、ＢａｃｋＥｖｉｃｔｉｏｎ対象のデータのアドレスがＥＷＢバッファ１５０に存在する場合はＢａｃｋＥｖｉｃｔｉｏｎによるキャッシュ排出処理を中止する。 - 特許庁

An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core.例文帳に追加

プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。 - 特許庁

That is, before data verification for the write data of the same CCW based on an SB2-CRC is complete, an SNE (Send Engine) is started to transfer the write data from a buffer to the cache memory.例文帳に追加

すなわち、同一のCCWの書き込みデータのSB2-CRCに基づくデータ検証が終了する前にSNE（Send Engine）を起動し、バッファからキャッシュメモリへ書き込みデータの転送をおこなう。 - 特許庁

If a storage area can not be secured in the file cache 300, the list of packets stored in the above ring buffer 400 is stored in the packet storage 603.例文帳に追加

ここでファイルキャッシュ３００の記憶領域を確保できない場合、前記リングバッファ４００に格納されるパケットのパケットリストをパケットリスト格納部６０３に記憶する。 - 特許庁

Then, the memory management device abandons the data as a part of a file of low availability from the buffer memory 4, and stores the data as a part of a file of high availability in the cache memory 5.例文帳に追加

そして、利用可能性が低いファイルの一部であるデータをバッファメモリ４から破棄し、利用可能性が高いファイルの一部であるデータをキャッシュメモリ５に保存する。 - 特許庁

In one embodiment, one portion of the non-volatile memory is used as a write buffer and a read cache for writing and reading to the long-term storage media.例文帳に追加

一実施形態では、不揮発性メモリの一部が、長期記憶媒体に対する書込みおよび読取りのための書込みバッファおよび読取りキャッシュとして使用される。 - 特許庁

A control device responds to a request for reading the data by continuously retrieving the data from recording media if a part of the data already exists in the cache buffer.例文帳に追加

データの一部が既にキャッシュ・バッファに存在する場合、制御装置が、読み出し要求に対し記憶媒体からの連続的なデータの検索により対処する。 - 特許庁

The system controller 203a then makes copy back to the update data on the cache line in the memory 204a, to which the instruction is issued, into a takeover buffer memory 214a.例文帳に追加

続いて、システムコントローラ２０３ａは、コピーバックインバリデート指示が行われたキャッシュメモリ２０４ａにおけるキャッシュラインの更新データを引継ぎ用バッファメモリ２１４ａにコピーバックする。 - 特許庁

The packet buffer stores inbound packets the includes a header data extractor extracting header data from the inbound packets and storing the extracted header data in a header data cache.例文帳に追加

パケットバッファは、インバウンドパケットを記憶し、またそのインバウンドパケットからヘッダデータを抽出して、その抽出したヘッダデータをヘッダデータキャッシュ内に記憶するヘッダデータ抽出器を含む。 - 特許庁

The tag cache includes a plurality of tags, where each tag is associated with one of the pages in the memory device and each tag includes a pointer to at least one of the lines in the prefetch buffer.例文帳に追加

タグ・キャッシュは複数のタグを含み、各タグはメモリ装置におけるページの１つと関連付けられ、プリフェッチ・バッファにおけるラインの少なくとも１つに対するポインタを含む。 - 特許庁

A data router/buffer 160 receives a conversion coefficient, a motion vector (in the case of being applicable), and one or more encryption keys or shuffle tables and applies cache processing to them during the encryption.例文帳に追加

データルータ／バッファ１６０は変換係数，動きベクトル（適応可能な場合）及び１つ以上の暗号化キー又はシャッフルテーブルを取り込み、暗号化中にこれらをキャッシュする。 - 特許庁

Regarding a file having data in buffer memory 4, of the files stored in cache memory 5, this memory management device calculates the communication amount reduced by cache hit in a certain period from the present time to the past and the communication amount generated by a cache mistake, and compares communication sum total amount Gtotal of the sum total of them with a threshold S, thereby determining the existence of a file seldom used as a cache.例文帳に追加

キャッシュメモリ５に保存されたファイルの中から、バッファメモリ４にデータを有するファイルについて、現時点から過去の一定期間にキャッシュヒットしたことにより削減された通信量、キャッシュミスしたことによって発生した通信量を算出し、その合計である通信合計量Ｇｔｏｔａｌとしきい値Ｓとを比較することにより、キャッシュとして利用された頻度が少ないファイルの有無を判定する。 - 特許庁

A CPU 7 buffers read data read from the DVD-RW disk 1 and write data to be written in the DVD-RW disk 1 by a PU 2 to a cache buffer 5, when the buffered write data is modified, rewrites the data on the cache buffer 5 and writes the rewritten write data back to the DVD-RW disk 1 at prescribed intervals.例文帳に追加

ＣＰＵ７は、ＰＵ２によってＤＶＤ−ＲＷディスク１から読み出したリードデータ及びＤＶＤ−ＲＷディスク１に書き込むライトデータをキャッシュバッファ５にバッファし、そのバッファされたライトデータに変更が加えられたときはキャッシュバッファ５上で書き換え、その書き換えられたライトデータを所定のインターバルでＤＶＤ−ＲＷディスク１にライト・バックする。 - 特許庁

The image processing device is composed of a page buffer, an engine, a font cache memory for temporarily caching font images corresponding to character codes, a receiving buffer, a font ROM 11 and HDD 12 storing fonts, a character generation unit, a character management unit, and a control unit.例文帳に追加

ページバッファ、エンジン、文字コードに対応するフォントイメージを一時的にキャッシュするフォントキャッシュメモリ、受信バッファ、フォントが入っているフォントＲＯＭ１１及びＨＤＤ１２、文字生成部、文字管理部、制御部から構成される画像処理装置である。 - 特許庁

When a cache control part 28 receives a writing access from a host device, it extends writing data in a data buffer area of a memory, informs the host device of normal completion and then writes the writing data extended in the data buffer area into a storage medium.例文帳に追加

キャッシュ制御部２８は、上位装置から書込アクセスを受けた際に、書込データをメモリのデータバッファ領域に展開して上位装置に正常終了を通知し、その後にデータバッファ領域に展開した書込データを記憶媒体に書込む。 - 特許庁

When writing data to a first storage medium is instructed by a host device 13-1, a cache memory managing unit of a primary data storage device 10-1 secures a cache area for storing designated data as write back data and a buffer area for transmitting the designated data to an auxiliary data storage device 10-2 in a first cache memory, and writes the data into each of them.例文帳に追加

正データ記憶装置１０-1のキャッシュメモリ管理部は、第１の記憶媒体へのデータの書き込みがホスト装置１３-1から指定された場合、指定されたデータをライトバックデータとして記憶するためのキャッシュ領域と、指定されたデータを副データ記憶装置１０-2に送信するためのバッファ領域とを第１のキャッシュメモリに確保しそれぞれにデータを書き込む。 - 特許庁

In the case that the write data from a host are stored in the write buffer area 221 of the buffer memory 22, a CPU 25 judges whether or not the address on the disk medium 11 overlaps as for the write data and the read cache data already stored per a segment unit in a read buffer area 222 corresponding to a pertinent segment management block on a buffer management table 270 for each segment unit.例文帳に追加

ＣＰＵ２５は、ホストからのライトデータがバッファメモリ２２のライトバッファ領域２２１に格納された場合、そのライトデータと、リードバッファ領域２２２にセグメント単位で既に格納されているリードキャッシュデータとの間にディスク媒体１１上でのアドレスの重なりがあるか否かを、当該セグメント単位で、バッファ管理テーブル２７０上の該当するセグメント管理ブロックに従って判定する。 - 特許庁

To provide a method for realizing read cache control using the space of a buffer memory divided into segments so as to be managed by exclusive hardware.例文帳に追加

本発明の目的は、セグメントで分割管理したバッファメモリの空間を用いたリードキャッシュ制御を専用のハードウェアによって実現することを可能にする手段を提供する事である。 - 特許庁

To provide a page buffer wherein verification and reading of a program can be performed by a wired-OR system and which has a cache function, to provide a nonvolatile semiconductor memory device comprising the same and to provide its driving method.例文帳に追加

ワイアードオア方式でプログラム確認読み出しが可能であり、キャッシュ機能を有するページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法を提供する。 - 特許庁

Next, the instruction controller 10 decides whether or not there is a free space for two or more entries in an MIB in the L1 cache memory when it is decided that there is a free space in the instruction buffer.例文帳に追加

続いて、命令制御装置は、命令バッファに空きがあると判定された場合に、Ｌ１キャッシュメモリ内のＭＩＢに少なくとも２エントリ以上の空きがあるか否かを判定する。 - 特許庁

The memory 11 comprises a volatile semiconductor memory, or the like, and stores data, a program, and the like, and has a temporary storage buffer in the hard disk drive 12 or a cache memory function.例文帳に追加

メモリ１１は、揮発性の半導体メモリなどからなり、データやプログラムなどを記憶するとともに、ハードディスクドライブ１２における一時記憶バッファ、もしくはキャッシュメモリ機能を有する。 - 特許庁

An ICBI address buffer is mounted on this processor for holding the address of the instruction cache block which should be invalidated by an ICBI instruction in the execution pipe line of the processor.例文帳に追加

プロセッサの実行パイプラインにおいてペンディング状態にあるＩＣＢＩ命令によって無効化されるべき命令キャッシュブロックのアドレスを保持するためにＩＣＢＩアドレスバッファが装備される。 - 特許庁

A selector 14 selectively outputs an instruction code stored in an instruction buffer 13 and an instruction code stored in an instruction cache in accordance with the judged result of the judgment unit 12.例文帳に追加

そして、セレクタ１４が、判定器１２の判定結果に応じて、命令バッファ１３に格納される命令コードと命令キャッシュに格納される命令コードとを選択的に出力する。 - 特許庁

The cached code B1 is executed, whereby a code APP that is a boot code is read from the storage part 110 to the buffer part 120, and retained in the cache memory while changing the base address.例文帳に追加

そして、キャッシュされたコードＢ１を実行することにより、ブート・コードであるコードＡＰＰをストレージ部１１０からバッファ部１２０に読み込み、ベース・アドレスを変更してキャッシュ・メモリに保持する。 - 特許庁

To solve the problem with a microprocessor with a cache memory that makes branch predictions wherein the mounting of a high-capacity branch target buffer for a processor of a multistaged pipeline structure to efficiently execute branch instructions will result in an increase in a circuit scale.例文帳に追加

多段化したパイプライン構造のプロセッサが分岐命令を効率良く実行するために大容量の分岐ターゲットバッファを実装すると、回路規模が増大してしまう。 - 特許庁

To provide an access management device, an information processor, and an access management method for managing arbitration frequency when a plurality of processors perform access to a shared resource by suppressing a cache or a buffer.例文帳に追加

複数のプロセッサが共有リソースにアクセスする際の調停頻度を、キャッシュやバッファを抑制するアクセス管理装置、情報処理装置及びアクセス管理方法を提供すること。 - 特許庁

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer.例文帳に追加

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。 - 特許庁

In the case that the address overlaps, the CPU 250 subscribes the write data of the overlap part to a pertinent part in the read cache data on the read buffer area 222.例文帳に追加

アドレスの重なりがある場合、ＣＰＵ２５はバッファ制御部２３２により、その重なり部分のライトデータを、リードバッファ領域２２２上のリードキャッシュデータのうちの該当部分に上書きさせる。 - 特許庁

In the case that the byte at a present position is not registered in the cache buffer, a RAW command and raw data of 8 bits equal to the byte at the present position following it are outputted (S28).例文帳に追加

現在の位置のバイトがキャッシュバッファに登録されていない場合、ＲＡＷコマンドとそれに後続する現在の位置のバイトに等しい８ビットの生データを出力する（Ｓ２８）。 - 特許庁

To solve the problem that the acceleration of address conversion by a TLB(translation lookaside buffer) cache can not be expected because the possibility that the TLB cache overflows becomes high when many pieces of long data spreading over a plurality of pages are transferred in a system that exchanges data while performing address conversion between a plurality of nodes.例文帳に追加

複数のノード間でアドレス変換を行ないながらデータをやり取りするシステムにおいて、複数ページに渡る長いデータを多数転送していると、ＴＬＢキャッシュが溢れる可能性が高くなり、ＴＬＢキャッシュによるアドレス変換の高速化が期待できなくなる。 - 特許庁