「cache miss」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

HIT/MISS DETERMINATION METHOD AND DEVICE FOR CACHE CONTROLLER例文帳に追加

キャッシュ制御装置のヒット／ミス判定方法及び装置 - 特許庁

The performance of an internal cache is determined by sending a cache miss signal 816 from the cache 814 to the circuit 852.例文帳に追加

キャッシュから性能監視回路にキャッシュ・ミス信号８１６を送って内部キャッシュの性能を決定する。 - 特許庁

To specify cause of a cache miss of a cache shared by a plurality of processors.例文帳に追加

複数のプロセッサによって共有されるキャッシュのキャッシュミスの原因を特定可能とする。 - 特許庁

METHOD AND SYSTEM FOR CACHE HIT UNDER MISS COLLISION HANDLING, AND MICROPROCESSOR例文帳に追加

ミス衝突処理状態でのキャッシュ・ヒットのための方法、システムおよびマイクロプロセッサ - 特許庁

When a cache miss is caused due to the occurrence of a memory access request, it is necessary to select and remove a cache (victim cache) for changing caches.例文帳に追加

メモリアクセス要求が発生してキャッシュミスが生じた場合に、キャッシュを入れ替えるために取り除くべきキャッシュ（ビクティムキャッシュ）を選ぶ必要がある。 - 特許庁

To obtain a cache memory system device in which a cache miss does not occur and which can execute non-synchronous operation in a multiprocessor system, etc.例文帳に追加

キャッシュミスが発生せずにマルチプロセッサシステム等における無同期実行を可能にするキャッシュメモリシステム装置を得る。 - 特許庁

To shorten latency in the case of a cache miss by making a start in advance of a cache memory reference instruction and performing data replacement.例文帳に追加

キャッシュメモリ参照命令の実行より先行して起動してデータリプレースを行い、キャッシュミス時のレーテンシを短縮する。 - 特許庁

In the cache memory device, a cache memory controlling part 2 for controlling a cache memory 1 stores a plurality of fetch request information data generating cache misses in the same memory block in respective entries of a miss information storing table 21.例文帳に追加

キャッシュメモリ１を制御するキャッシュメモリ制御部２は、ミス情報保持テーブル２１の各エントリに、キャッシュミスとなった同一メモリブロックへのフェッチ要求情報を複数保持している。 - 特許庁

To shorten the occupation time of a processor bus when there is a secondary cache miss of a store-in system.例文帳に追加

ストアイン方式の２次キャッシュミス時におけるプロセッサバスの占有時間を短縮する。 - 特許庁

To surely detect an error in a cache memory due to a miss on logical design or a data change.例文帳に追加

論理設計上のミスやデータ化けによるキャッシュメモリのエラーを確実に検出する。 - 特許庁

To provide a method and apparatus for D-cache miss prediction and scheduling.例文帳に追加

Ｄキャッシュ・ミス予測およびスケジューリングのための方法および装置を提供すること。 - 特許庁

To reduce replacement penalty in a cache miss without increasing the load of a CPU.例文帳に追加

ＣＰＵの負荷を増大させることなく、キャッシュ・ミス時の置き換えペナルティを減少させる。 - 特許庁

If a cache miss occurs, the retrieval reception part 130 makes the retrieval instruction part 140 issue a retrieval execution instruction, and stores a retrieval result in the cache memory 110.例文帳に追加

キャッシュミスすれば検索指示部１４０に検索実行命令を発行させ、検索結果をキャッシュメモリ１１０に格納する。 - 特許庁

To prevent a DMA from being queued when a cache miss occurs in an IO TLB (I/O translation look aside buffer).例文帳に追加

ＩＯ ＴＬＢ（I/O Translation Look aside Buffer）でキャッシュミスした場合にＤＭＡが待たされることを防止する。 - 特許庁

The analysis device 20, having acquired the sampling data D1, calculates cache miss ratio, by dividing the number of cache misses by the number of accesses for each sector configuration.例文帳に追加

サンプリングデータＤ１を取得した分析装置２０は、セクタ構成ごとにキャッシュミス数をアクセス数で除してキャッシュミス率を算出する。 - 特許庁

When a cache access from a drawing means 10 to a cache system 20 has been generated, an image data control part 22-1 makes a hit/miss judgement on specific data in a cache array 21.例文帳に追加

描画処理手段１０からキャッシュシステム２０へのキャッシュアクセスが発生すると、画像データ制御部２２−１において、キャッシュアレイ２１における所定データのヒット・ミスの判定が行われる。 - 特許庁

When a Delinquent Load loads data, this information processor loads the data from a Delinquent Load-dedicated cache memory, so that the cache miss does not occur, and a cache hit is ensured.例文帳に追加

本発明の情報処理装置は、Delinquent Loadがデータをロードする際には、Delinquent Load専用キャッシュメモリからデータをロードすることによって、キャッシュミスが発生せず、必ずキャッシュヒットすることになる。 - 特許庁

When a cache error occurs to cause the need of replacing the cache row, words are replaced to make an advance in an ascending power address order, starting a word whose cache miss is triggered by attempting access.例文帳に追加

キャッシュミスが生じてキャッシュローを置換する必要が生じると、アクセスを試みたことでキャッシュミスをトリガーしたものから開始してワードが置換され昇ベキアドレス順で進行する。 - 特許庁

Updating an instruction cache in the case of the occurrence of a cache miss is achieved by copying contents of the shared memory corresponding to an address accessed by a DSP, to the instruction cache.例文帳に追加

キャッシュミスが発生した場合の命令キャッシュの更新は例えば、ＤＳＰがアクセスしたアドレスに対応する共有メモリの内容を命令キャッシュにコピーすることによって実現される。 - 特許庁

To reduce influence of memory latency generated from access to a main memory by a cache miss of a load instruction.例文帳に追加

ロード命令のキャッシュミスによるメインメモリへのアクセスから発生するメモリレイテンシの影響を軽減する。 - 特許庁

To use the result of a memory referring operation such as a cache miss from a program with further low overhead.例文帳に追加

キャッシュミスなどのメモリ参照動作の結果をより低いオーバヘッドでプログラムから利用可能とする。 - 特許庁

When a miss is judged, the value of a write-back management bit regarding a requested cache class is confirmed.例文帳に追加

判定の結果、ミスしたときは、リクエストされたキャッシュクラスに関するライトバック管理ビットの値が確認される。 - 特許庁

APPARATUS AND METHOD FOR HANDLING DATA CACHE MISS OUT-OF-ORDER FOR ASYNCHRONOUS PIPELINE例文帳に追加

非同期式パイプラインのためのデータ・キャッシュ・ミスをアウト・オブ・オーダ方式で処理するための装置及び方法 - 特許庁

To effectively suppress any influence of cache miss, in a processor for simultaneously executing a plurality of programs.例文帳に追加

複数のプログラムを同時に実行するプロセッサにおいて、キャッシュミスによる影響をより効果的に抑える。 - 特許庁

because of cache miss penalty, insufficient throughput of the memory system, and poor inter-processor communication performance 例文帳に追加

キャッシュミスによる不利, メモリシステムの不十分なスループット, および貧弱なプロセッサ間連絡性能によって - コンピューター用語辞典

When the hit ratio is lower than the prescribed value, the external cache controller 4 executes the block read instruction to ASIC 12 without waiting for the determination of a cache hit or a miss.例文帳に追加

ヒット率が所定値より低い場合、外部キャッシュコントローラ４はキャッシュヒット及びミスヒット判定を待たず、ＡＳＩＣ１２へブロックリード命令を発行する。 - 特許庁

At the time of miss hit, a bit map is cached in the font cache area as a new character and also registered in the cache backup area in the NV-RAM 11.例文帳に追加

ミスヒット時は新たな文字としてフォントキャッシュエリアにビットマップをキャッシュする一方、ＮＶ−ＲＡＭ１１内のキャッシュバックアップエリアにも登録する。 - 特許庁

The next two are the per-CPU cache free hit and miss counts: the number of times a freed object could or could not fit within the per-CPU cache limit, before flushing objects to the global cache. 例文帳に追加

続く 2 つは、per-CPU キャッシュのフリーヒットカウントとミスカウントである。 すなわち解放されたオブジェクトをグローバルなキャッシュにフラッシュする前に、per-CPU キャッシュの制限の範囲に 収まった/収まらなかった 回数である。 - JM

It is desired that the execution cycle estimation information is dynamically changed according to whether the cache miss is detected or not.例文帳に追加

好ましくは、実行サイクル数見積り情報は、キャッシュミスの検出／非検出に応じて動的に変更される。 - 特許庁

To provide a compiler-based optimization method capable of inexpensively and easily suppressing performance deterioration caused by a cache miss.例文帳に追加

安価で容易にキャッシュミスに起因する性能の低下を抑制できる、コンパイラによる最適化方法を提供する。 - 特許庁

Based on a hit ratio HR for cache hit of the address ADR and a mistake rate MR for cache miss of the address ADR corresponding to the counted value CT at the cache miss, a reference value calculation part 49 corrects reference values m and n for the counter section 22 to count the counted value CT.例文帳に追加

基準値算出部４９は、アドレスＡＤＲに対するキャッシュヒットのヒット率ＨＲと、キャッシュミスのときにカウント値ＣＴに対応するアドレスＡＤＲに対するキャッシュミスのミス率ＭＲとに基づいて、カウンタ部２２がカウント値ＣＴをカウントするための基準値ｍ，ｎを変更する。 - 特許庁

During address translation, if a translation cache miss occurs while an outstanding miss is being handled, the pipeline may be stalled and the command causing the second miss and all subsequent commands may be processed again after the first miss is handled.例文帳に追加

アドレス変換の際に、未解決のミスが処理されている間に変換キャッシュ・ミスが発生した場合には、パイプラインをストールさせて、第１のミスが処理された後に、第２のミスを引き起こしている命令と後続のすべての命令とを再び処理することができる。 - 特許庁

If an instruction queue miss signal is turned to '1' (an instruction queue miss is generated) when the instruction cache memory existence signal is '1' (an instruction cache memory exists), the clear signal is turned to '1' and the input and output pointers 5, 7 are cleared.例文帳に追加

命令キャッシュメモリ有無信号＝１の場合（命令キャッシュメモリが存在する場合）において、命令キューミス信号＝１となると（命令キューミスが発生すると）、クリア信号＝１となり、入力ポインタ５及び出力ポインタ７がクリアされ。 - 特許庁

Various eviction algorithms, such as an LRU algorithm or an LFU algorithm, can be used to select a cache segment for flushing and refilling upon a cache miss.例文帳に追加

ＬＲＵアルゴリズムやＬＦＵアルゴリズム等、さまざまな追い出しアルゴリズムを使用して、キャッシュミスの際にフラッシュおよびレフィルするためのキャッシュセグメントを選択してもよい。 - 特許庁

The first two are the per-CPU cache allocation hit and miss counts: the number of times an object was or was not available in the per-CPU cache for allocation. 例文帳に追加

最初の 2 つは per-CPU キャッシュのアロケーションヒットカウントとアロケーションミスカウントである。 すなわち、あるオブジェクトをアロケートしたときに、それが per-CPU キャッシュの内部に あった/なかった 回数である。 - JM

To provide a method for compiling that reduces a total cache miss including a cache line conflict and improves processing speed, a compiler, a compilation device, a program code creation method, a program, a calculation method of optimum utilization of cache and a calculation device for optimum utilization of cache.例文帳に追加

ラインコンフリクトを含めたトータルなキャッシュミスを軽減でき、処理速度を向上させることができるコンパイル方法、コンパイラ、コンパイル装置、プログラムコード作成方法、プログラム、キャッシュ最適利用演算方法、およびキャッシュ最適利用演算装置を提供すること。 - 特許庁

An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core.例文帳に追加

プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。 - 特許庁

In each FIFO queue, the registration state of a corresponding process cache is recorded, and when a packet arrives at an FIFO queue of entries which are not registered in the process cache, only the packet at the head passed to the function block to perform process cache miss processing, thereby expecting it to be registered in the process cache.例文帳に追加

各ＦＩＦＯキューは対応するプロセスキャッシュの登録状況を記録しており、プロセスキャッシュに未登録状態のエントリのＦＩＦＯキューにパケットが到着すると、先頭のパケットのみをプロセスキャッシュミス処理を実施する機能ブロックへ渡し、プロセスキャッシュに登録されるのを待つ。 - 特許庁

A cache control part 718 updates core ID stored in a core ID/RAM 203 with core ID 702 added to a memory access request 708 in the occurrence of a cache miss.例文帳に追加

キャッシュ制御部７１８は、キャッシュミスが発生した場合に、コアＩＤ・ＲＡＭ２０３に記憶されているコアＩＤを、メモリアクセス要求７０８に付加されたコアＩＤ７０２によって更新する。 - 特許庁

Because intra cache data movement is not necessary by movable pointers for a reload buffer, a victim buffer and an integrated write-back buffer, cache miss is efficiently handled.例文帳に追加

リロードバッファ、ビクティムバッファ、集積されたライトバックバッファのための可動ポインタによって、キャッシュ内部におけるデータの移動を必要としないため、キャッシュミスを効率良く対応することができる。 - 特許庁

To provide a compile system for reducing an influence of a cache miss, and automatically generating a high-performance object program.例文帳に追加

キャッシュミスの影響が小さく、かつ、性能が高いオブジェクトプログラムを自動に生成することができるコンパイルシステムを提供する。 - 特許庁

To increase processor throughput by diverting instructions dependent on long-latency operations from a flow of the pipeline such as recovering from cache miss.例文帳に追加

キャッシュミスの修復などの長い待ち時間のオペレーションに依存する命令をパイプラインフローから逸らし、スループットを増加させる。 - 特許庁

A cache memory device for storing cache data by a set-associative method comprises a profiler for analyzing instructions executed by a CPU to generate profile information (live/dead) representing the possibility that data stored in each cache line will be referred to again, and a cache line selection part for, upon a cache miss, determining a cache line to be replaced according to the profile information.例文帳に追加

セット・アソシアティブ方式でキャッシュデータを格納するキャッシュメモリ装置であって、ＣＰＵにて実行される命令を分析して、各キャッシュラインに格納されたデータが再参照される可能性を示すプロファイル情報（ライブ／デッド）を生成するプロファイラと、キャッシュミスが発生した際に、前記プロファイル情報に基づいて、入れ替え（リプレース）対象のキャッシュラインを決定するキャッシュライン選択部と、を備える。 - 特許庁

To reduce a cache miss rate and to suppress the degradation of performance by suppressing excess replacement of cache tags in a CPU as to an information processing system loaded with a CPU having a cache and a system controller having a copy (snoop tag) of a tag of the cache and provided with a CPU from which the replacement information of a cache tag is not issued.例文帳に追加

キャッシュを有するＣＰＵと、そのキャッシュのタグのコピー（スヌープタグ）を有するシステムコントローラを搭載し、かつキャッシュタグのリプレース情報の発行がないＣＰＵを持つ情報処理システムにおいて、ＣＰＵ内のキャッシュタグの過剰なリプレースを抑制することにより、キャッシュミス率を減らし、性能低下を抑えることを目的とする。 - 特許庁

To perform data transfer between memory arrays at high speed and to reduce penalty at the time of cache-miss by enabling to externally access at the time of transfer.例文帳に追加

高速でメモリアレイ間のデータ転送を実行するとともに転送時に外部アクセスを可能としてキャッシュミス時のペナルティを低減する。 - 特許庁