「cpu cycle」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A CPU 22 of the sensor unit 10 transmits a sensor output of a sensor 15 to a robot CPU 12 in a transmitting cycle within a control cycle during the operation of the robot.例文帳に追加

センサユニット１０のＣＰＵ２２は、ロボット動作中においてセンサ１５のセンサ出力を制御周期内の送信周期においてロボットＣＰＵ１２に送信する。 - 特許庁

A clock part 4 notifies the CPU 1 of the time information at a fixed cycle.例文帳に追加

時計部４は一定周期で時間情報を中央処理装置１へ通知する。 - 特許庁

With this method, a bus cycle length between external devices, which communicate with the CPU, is optimized.例文帳に追加

これにより、ＣＰＵと通信している外部デバイス間のバスサイクル長を最適化する。 - 特許庁

In each dummy read cycle, the data are read out with dummy from an address in a RAM to which data are to be written in the next write cycle under the control of a CPU.例文帳に追加

ＣＰＵは、各ダミーリードサイクルにて、ＲＡＭに対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。 - 特許庁

An update cycle generation circuit 12 generates an update cycle specified by a CPU as a time unit for updating control data and counts a temporal transition of a basic cycle in this update cycle.例文帳に追加

更新周期発生回路１２は、制御データを更新する時間的な単位としてＣＰＵによって指定された更新周期を発生するとともに、この更新周期における基本周期の経時的な推移をカウントする。 - 特許庁

A first timer 21 counts time equivalent to a given control cycle and gives an interruption signal to a CPU 30.例文帳に追加

第１タイマ２１は、所定の制御周期を計時してＣＰＵ３０に割込を与える。 - 特許庁

The CPU 10 is switched alternately between a first operational mode and a second operational mode at a cycle T.例文帳に追加

ＣＰＵ１０は周期Ｔで第１動作モードと第２動作モードとの間で交互に切り替える。 - 特許庁

In this electric door mirror device 10, a sampling cycle in a motor control program read by a CPU 14 is set at a prime number time, and the sampling cycle is changed every one cycle.例文帳に追加

本電動ドアミラー装置１０では、ＣＰＵ１４が読み込んだモータ制御プログラムにおけるサンプリング周期が素数時間で設定され、しかも、１周期毎にサンプリング周期が変更される。 - 特許庁

The CPU 14 determines whether or not the signal cycle and the intermittent cycle 306 of the click signal inputted from the mouse 8 synchronize with each other.例文帳に追加

ＣＰＵ１４は、マウス８から入力されるクリック信号の信号周期と断続周期３０６とが同期するか否かを判断する。 - 特許庁

The writing request signal is controlled by the CPU/MPU, so that the whole writing operation is completed in one CPU/MPU operation cycle.例文帳に追加

書き込み要求信号はＣＰＵ／ＭＰＵに制御されるため、全体の書き込み操作は１つのＣＰＵ／ＭＰＵ操作サイクル内で完了する。 - 特許庁

A cycle timer operating circuit 15 calculates a cycle timer reference value which is common to each camera 1, 1, ... and is a timing to conduct the synchronization next, based on a cycle timer value held by a cycle timer register 113 and a frame rate generated by a CPU 14.例文帳に追加

サイクルタイマー演算回路１５は、サイクルタイマーレジスタ１１３に保持されたサイクルタイマー値と、ＣＰＵ１４が生成したフレームレートとをもとに、各カメラ１，１，…に共通の、次に同期を行うタイミングである、サイクルタイマー参照値を算出する。 - 特許庁

A cache control unit 2, according to the status of access from a CPU 80 to a cache memory 50, switches between a two-cycle access mode and a one-cycle access mode.例文帳に追加

キャッシュ制御部２は、ＣＰＵ８０からキャッシュメモリ５０へのアクセスの状況に応じて、２サイクルアクセスモードと１サイクルアクセスモードとを切り替える。 - 特許庁

The general CPU executes the prior-notice performance selected for each variation cycle at a timing corresponding to the prior-notice performance in the variation cycle.例文帳に追加

統括ＣＰＵは、変動サイクル毎に選択された告知演出を、該変動サイクルにおいて該告知演出に対応する実行タイミングで実行させる。 - 特許庁

On the basis of the instruction fetch information, CPU simulators 4-1 to 4-n estimate an instruction fetch cycle.例文帳に追加

ＣＰＵシミュレータ４−１〜４−ｎは、上記命令フェッチ情報に基づき命令フェッチサイクルを見積もる。 - 特許庁

In addition, a noise reduction method is constituted so that the CPU is not continuously and intermittently operated in the same cycle in power saving control by varying the cycle of the active state of the CPU, and the period of the active state of the CPU in an intermittent operation of the CPU in the electronic equipment constituted by including power saving control means for intermittently operating the CPU.例文帳に追加

また、ＣＰＵを間歇動作させる省電力制御手段を有してなる電子機器に於いて、前記ＣＰＵの間歇動作時に於ける、ＣＰＵの動作状態の周期、及びＣＰＵの動作状態の期間を変化させ、省電力制御時に於いてＣＰＵを同一の周期で連続して間歇動作させないようにしたノイズ低減方法。 - 特許庁

When a CPU determines that a starting hole switch is on in a winning confirmation process, the CPU confirms whether the initial cycle incompletion flag is set or not.例文帳に追加

入賞確認処理において、ＣＰＵは、始動口スイッチがオンしたことを判定すると、初回周期未完了フラグがセットされているか否か確認する。 - 特許庁

Then, when the figure pattern of each variation cycle performed before the last time is decided, the sub-CPU decides the figure pattern set with the expectation degree lower than the figure pattern derived by the variation cycle after one cycle.例文帳に追加

そして、サブＣＰＵは、最終回よりも前に実行される各変動サイクルの図柄を決定するときには、１つ後の変動サイクルで導出する図柄以下の期待度が設定された図柄を決定する。 - 特許庁

A processor has a CPU 1 for executing the command, a memory 2 for storing information, a BIU 3 for starting a read bus cycle, a write bus cycle, and a dummy bus cycle of none of these for the memory with the memory, and an RMWU 10 between the CPU 1 and the BIU 3.例文帳に追加

プロセッサは、命令を実行するＣＰＵ１と、情報を記憶するメモリ２と、メモリとの間でメモリに対してリードバスサイクル、ライトバスサイクル、その何れでもないダミーバスサイクルを起動するＢＩＵ３と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備える。 - 特許庁

When a successive counter value of a memory access cycle (normal DMA cycle) other than a CPU memory access cycle via the DMA transfer system becomes a set value, a priority of a CPU memory access request via the DMA transfer system is lowered or the request is masked.例文帳に追加

ＤＭＡ転送装置経由ＣＰＵメモリアクセスサイクル以外のメモリアクセスサイクル（通常のＤＭＡサイクル）の連続計数値が設定値となったときに、ＤＭＡ転送装置経由ＣＰＵメモリアクセス要求の優先順位を下げ、あるいは当該要求をマスクする。 - 特許庁

Consequently, an output cycle of drive data output in a predetermined cycle of 2 [msec] from a data output means by the control of a main CPU 32 differs from the output cycle of drive signals output in the specific cycle of 8 [msec] from the output driving circuit 38, and the player cannot recognize the control processing cycle of the main CPU 32 from the recognizable operation cycle of the driven device.例文帳に追加

従って、メインＣＰＵ３２の制御によってデータ出力手段から２[ｍｓｅｃ]の所定の周期で出力される駆動データの出力周期と、出力駆動回路３８から８[ｍｓｅｃ]の特定の周期で出力される駆動信号の出力周期とは、異なるようになり、遊技者は、認識可能な被駆動装置の動作周期から、メインＣＰＵ３２の制御処理周期を認識出来なくなる。 - 特許庁

To provide a system and a method for controlling a duty cycle of a CPU.例文帳に追加

本発明は、ＣＰＵファンのデューティサイクル制御システム及びその制御方法を提供することを目的とする。 - 特許庁

A reset control unit 25 does not perform internal reset until the access cycle is completed even when an external reset signal is inputted during the access cycle of the CPU 23 or the like but performs the internal reset when the access cycle is completed.例文帳に追加

また、リセット制御部２５は、ＣＰＵ２３等のアクセスサイクル中に外部リセット信号が入力しても、そのアクセスサイクルが切れるまでは内部リセットをかけずに、アクセスサイクルが切れたときに内部リセットをかける。 - 特許庁

When a continuous prediction rendition is performed, a sub-CPU decides backward the figure pattern derived at the unit of each variation cycle per step in order toward the first variation cycle from the last variation cycle.例文帳に追加

サブＣＰＵは、連続予告演出が実行される場合、最終回の変動サイクルから初回の変動サイクルに向かって１段階ずつ順に各変動サイクル単位で導出する図柄を遡って決定する。 - 特許庁

When it is determined that the signal cycle and the intermittent cycle synchronize with each other, the CPU 14 matches the display position of the pointer with the display position of the item corresponding to the synchronizing item intermittent sound.例文帳に追加

ＣＰＵ１４は、同期する旨の判断結果が得られた場合に、ポインタの表示位置を、同期したアイテム断続音に対応するアイテムの表示位置に一致させる。 - 特許庁

A display control CPU controls a continuous special-purpose performance so as to increase the number of times the continuous special-purpose performance is carried in one variation cycle more after the variation cycle than before the variation cycle, before and after the variation cycle to be carried out in carrying out the false continuous special-purpose performance.例文帳に追加

また、表示制御用ＣＰＵは、擬似連の実行に際し、実行させる変動サイクルの前後においては前に実行されるよりも後に実行される方が１回の変動サイクルで連続専用演出の回数が増加するように制御するようにした。 - 特許庁

In this case, the updating cycle of data for winning role decision used by the CPU 31 to decide the winning role is different from the updating cycle of the data for state shifting decision used by the CPU 31 to decide the shifting of the game state.例文帳に追加

ここで、ＣＰＵ３１が当選役を決定するために用いる当選役決定用データの更新周期は、ＣＰＵ３１が遊技状態の移行を決定するために用いる状態移行決定用データの更新周期と異なる。 - 特許庁

To prevent data read error in a CPU-system access mode, when the CPU-system access mode is entered from a display-system access mode, and to reduce the cycle time, by increasing data writing speed.例文帳に追加

表示系アクセスからＣＰＵ系アクセスに移行する場合に、ＣＰＵ系アクセスのデータ読出しの誤動作を防止し、データ書込み時の速度を上げてサイクルタイムの短縮。 - 特許庁

The subcontrol portion 100 has a CPU 102, and a first monitoring circuit 116 and a second monitoring circuit 118 which are cleared every predetermined cycle by the CPU 102.例文帳に追加

サブ制御部１００は、ＣＰＵ１０２と、ＣＰＵ１０２によって所定周期毎にクリアされる第１監視回路１１６と第２監視回路１１８とを有する。 - 特許庁

The address subsection judges a bus cycle based on linkage whether the CPU monitors waiting lines between external devices or the CPU waits a waiting state a certain number of times.例文帳に追加

アドレスサブセクションは、ＣＰＵが外部デバイス間の待ちラインをモニターするか、ＣＰＵが待ち状態をある回数だけ待つか、の関連付けに基づいてバスサイクルを判定する。 - 特許庁

The duty cycle T of the CPU stop control line is determined as a function of the excessive discharge current (i.e., the actual discharge current level smaller than the safety threshold current level).例文帳に追加

CPU停止制御線のデューティーサイクルＴは、過剰放電電流（即ち、安全しきい値電流レベルより小さい実際の放電電流レベル）の関数として判定される。 - 特許庁

The mapping information of local variables and the mapping information of global variables for each fixed-cycle program are downloaded from a CPU support tool 5 to the CPU module 1 of an operating system and the CPU module 2 of a standby system.例文帳に追加

ＣＰＵ支援ツール５から稼動系のＣＰＵモジュール１、待機系のＣＰＵモジュール２各々に、各定周期プログラム毎のローカル変数のマッピング情報、及びグローバル変数のマッピング情報をダウンロードしておく。 - 特許庁

If the CPU of another side generates a chip select signal while the CPU of the one side is accessing to the dual port memory, the access right to the dual port memory is switched to the CPU of another side in an inactive state of the next cycle.例文帳に追加

一方のＣＰＵがデュアルポートメモリへのアクセス中に、他方のＣＰＵがチップセレクト信号を発生したときに、次サイクルのインアクティブ状態で他方のＣＰＵにデュアルポートメモリへアクセス権を切り替える。 - 特許庁

To provide a timer circuit for repeatedly generating an interrupting signal in an uncertain cycle by reducing the load of a CPU.例文帳に追加

ＣＰＵの負担を軽減し、一定でない周期で割り込み信号を繰り返し発生させるタイマー回路を提供する。 - 特許庁

After the end of three writing, the circuit 4 allows the CPU 1 to end the I/O cycle.例文帳に追加

３回の書込みが終了した後、Ｉ／Ｏ・メモリ制御回路４はＣＰＵ１に対してＩ／Ｏサイクルを終了させる。 - 特許庁

Accordingly an output cycle of drive data outputted in 2 [msec] of a predetermined cycle from a data output means by controlling the main CPU 32 and an output cycle of drive signals outputted in 6 [msec] of a specific cycle from the output drive circuit 38 come to be different from each other and a player becomes unrecognizable of a control processing cycle of the main CPU 32.例文帳に追加

従って、メインＣＰＵ３２の制御によってデータ出力手段から２[ｍｓｅｃ]の所定の周期で出力される駆動データの出力周期と、出力駆動回路３８から８[ｍｓｅｃ]の特定の周期で出力される駆動信号の出力周期とは、異なるようになり、遊技者は、認識可能な被駆動装置の動作周期から、メインＣＰＵ３２の制御処理周期を認識出来なくなる。 - 特許庁

A general CPU selects one of plural kinds of prior-notice performances which suggest that the game is in continuous prior-notice performance, for each variation cycle, and executes the prior-notice performance selected at each variation cycle in the variation cycle.例文帳に追加

統括ＣＰＵは、連続予告演出中であることを示唆する複数種類の告知演出のうちの何れかを変動サイクル毎に選択し、変動サイクル毎に選択された告知演出を該変動サイクルにおいて実行させる。 - 特許庁

A CPU 102 stores sample data in storage areas 200_1 and 200_2 in order according to a clock signal C output from an inverter 30 in each cycle twice as long as a sampling cycle.例文帳に追加

ＣＰＵ１０２は、サンプリング周期の２倍周期毎にインバータ３００から出力されるクロック信号Ｃに従って、格納領域２００＿１及び２００＿２に順にサンプルデータを格納する。 - 特許庁

To provide a data processing apparatus capable of starting processing data from a suitable position of cycle data without detecting a top position of the cycle data by a CPU of which the reset state has been canceled.例文帳に追加

リセット状態を解除されたＣＰＵが周期データの先頭位置を検出することなく、周期データの適切な位置からデータを処理できるデータ処理装置を提供する。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

A monitoring circuit 32 of the sub-microcomputer 3 determines whether the CPU 20 is in normal operation or not, based on a reception cycle of a WD pulse to be successively output from the CPU 20, and when determining that the CPU 20 fails, outputs a reset signal to the CPU 20 of the main microcomputer 2.例文帳に追加

サブマイコン３の監視回路３２は、ＣＰＵ２０から随時出力されてくるＷＤパルスの受信周期に基づいてＣＰＵ２０が正常であるか異常であるかを判断し、ＣＰＵ２０が異常であると判断した場合、メインマイコン２のＣＰＵ２０にリセット信号を出力する。 - 特許庁

In a system, in which a plurality of CPU cards 1 to 4 are mounted, cell diagnosing parts 121 to 124 of the respective CPU cards 1 to 4 generate a clock (definer signal) of a k-hold cycle, and the CPU card 1 transmits data '1' in a prescribed cycle, to make the generated definer signals synchronize among inter-cell control parts 121 to 124.例文帳に追加

複数のＣＰＵカード１〜４を搭載するシステムにおいて、各ＣＰＵカード１〜４のセル診断部１２１〜１２４でｋ倍周期のクロック（デファイナ信号）を生成し、この生成したデファイナ信号をセル間制御部１２１〜１２４の相互間で同期させるために、ＣＰＵカード１から所定の周期でデータ”１”を送信する。 - 特許庁

In addition, electronic equipment is constituted by being equipped with: the CPU; and the control means for varying the cycle of the active state, or the periods of the active state and the stop state to intermittently operate the CPU.例文帳に追加

また、ＣＰＵと、このＣＰＵを動作状態の周期、または動作状態と停止状態の期間を可変して間歇動作させる制御手段を具備してなる電子機器。 - 特許庁

This memory controller for controlling access from a CPU to a memory is provided with: a memory diagnosing means for accessing the memory for diagnosis; an information setting means for setting cycle information corresponding to a load state from the CPU; and a cycle adjusting means for adjusting a cycle for memory access by a memory diagnosing means based on the cycle information of the information setting means.例文帳に追加

ＣＰＵからメモリへのアクセスを制御するメモリコントローラに、メモリをアクセスして診断するメモリ診断手段を有するメモリコントローラにおいて、ＣＰＵから負荷状態に応じた周期情報を設定される情報設定手段と、情報設定手段の周期情報に基づいてメモリ診断手段がメモリをアクセスする周期を調整する周期調整手段を有する。 - 特許庁

The CPU load state is obtained on the basis of the output value of the cycle counter and the output value of the condition matching counter.例文帳に追加

上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握する。 - 特許庁

Also, alarm sound pulse signals of a constant frequency and constant duty cycle are output from S/G ports 22 to 23 of a CPU 2.例文帳に追加

また、ＣＰＵ２のＳ／Ｇポート２２〜２３から一定周期及び一定デューティ比のアラーム音用パルス信号を出力する。 - 特許庁