「delay elements」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide a liquid crystal display capable of restraining the number of delay elements for delaying for a certain time period the discharging time of each pixel to the minimum level.例文帳に追加

各ピクセルのディスチャージング時間を一定時間遅延させる遅延素子の個数が最小限に抑えられる液晶表示装置を提供する。 - 特許庁

To provide a lens device with good operability that compensates various delay elements, a factor of a decrease in operability caused depending upon output characteristics of a controller, etc.例文帳に追加

各種の遅れ要素やコントローラの出力特性に起因して生ずる操作性の低下要素などを補う操作性に優れたレンズ装置を得る。 - 特許庁

The number of outputs of the delay elements D that are to be a multiplying object of the multiplier 22 are increased or decreased in accordance with a sampling frequency of the audio signal S4.例文帳に追加

オーディオ信号Ｓ４のサンプリング周波数に応じて、乗算器２２による乗算の対象となる遅延素子Ｄの出力の個数を増減させる。 - 特許庁

For the dead time, the sum of the dead times and a commutation period is set to roughly the same level as the operation delay time of synchronous commutation switch elements 14 and 15.例文帳に追加

デッドタイムは、該デットタイムと転流期間との和が、同期整流スイッチ素子１４，１５の動作遅れ時間とほぼ同じ程度に設定されている。 - 特許庁

A pulse running part 101 has a plurality of inverting elements 101c for giving a delay amount in response to a magnitude of an analog input signal to a running pulse.例文帳に追加

パルス走行部101は、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の反転素子101cを有する。 - 特許庁

An individual bias circuit 14 is provided with a plurality of bias circuits BIAS_1 to BIAS_N provided for each of N second variable delay elements D2_1 to D2_N.例文帳に追加

個別バイアス回路１４は、Ｎ個の第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎごとに設けられた複数のバイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎを備える。 - 特許庁

An output timing of the activation signal is controlled by the timing control circuit in accordance with one or the plurality of delay elements selected by the selection circuit.例文帳に追加

タイミング制御回路は、選択回路によって選択された１又は複数の遅延素子に応じて、上記活性化信号の出力タイミングを制御する。 - 特許庁

To obtain a semiconductor integrated circuit which realizes a data delay function and a signal level conversion function by constitution formed of the optimum number of elements and element arrangement.例文帳に追加

データ遅延機能と信号レベル変換機能とを最適な素子数と素子配置でによる構成で実現する半導体集積回路を得ること。 - 特許庁

To provide a circuit design apparatus and method, capable of controlling the number of delay elements to be inserted to solve especially timing constraint violation.例文帳に追加

特にタイミング制約違反を解消するために挿入する遅延素子の数を抑制できる回路設計装置及び回路設計方法を提供する。 - 特許庁

A receiver group 14 receives an echo signal through each of the corresponding elements to convert the same to an electric signal to transmit the electric signal to the delay element group 13.例文帳に追加

レシーバ群１４は、対応するそれぞれの素子を介してエコー信号を受信して電気信号に変換し、遅延素子群１３に送信する。 - 特許庁

Then, the variation of a delay value is obtained based on the variation of the length of wiring from the predicted wiring branch point to each of those plurality of object elements.例文帳に追加

そして、予測される配線分岐点から複数の対象素子の各々までの配線の長さのバラツキに基づいて、遅延値のばらつきを求める。 - 特許庁

Phasing addition sections 40, 42 applies delay processing according to the vibrating elements for receiving to the demodulated signals according to the respective vibrating elements for receiving and adds the plurality of demodulated signals after the delay processing corresponding the plurality vibrating elements for receiving, and thereby forms receiving beam signals (demodulated signals after the phasing addition) corresponding to the receiving beams of ultrasonic waves.例文帳に追加

整相加算部４０，４２は、各受信用振動素子に対応した復調信号に対してその受信用振動素子に応じた遅延処理を施し、複数の受信用振動素子に対応した遅延処理後の複数の復調信号を加算処理することにより、超音波の受信ビームに対応した受信ビーム信号（整相加算後の復調信号）を形成する。 - 特許庁

A plurality of extracted clock domains are assigned to a plurality processor elements so that they are assigned to different processor elements in step S102, and the cell delay time of each cell belonging to each clock domain is calculated in parallel using the plurality of processor elements in step S103.例文帳に追加

抽出された前記複数のクロックドメインを互いに異なるプロセッサエレメントに割り付けられるようにステップＳ１０２で複数のプロセッサエレメントに割り付け、前記複数のプロセッサエレメントを用いて、前記各クロックドメインに属するセルのセル遅延時間をステップＳ１０３で並列に計算する。 - 特許庁

A signal transfer section (14a) consisting of (2k-1) delay elements at a receiver side receives transferred data, k-sets of correlation outputs are obtained from a sum of multiplication results of data of k-stages of the delay elements deviated by one each at a multiplier and the receiver side generates data corresponding to a correlation output denoting a correlation peak.例文帳に追加

受信側では、２ｋ−１個の遅延素子からなる信号転送部１４ａに受信データを転送して、１個ずつずれたｋ段の遅延素子のデータの乗算器での乗算結果の加算出力からｋ個の相関出力を得、相関ピークを示す相関出力に対応したデータを生成する。 - 特許庁

The signal delay apparatus includes a memory element and serially connected interpolation elements and is configured for the dynamic delay of a digital sampled input signal, the input signal is stored in a register, the next sampling position is then marked and stored in the memory, and the value in the register and the marked value are supplied to the interpolation elements.例文帳に追加

メモリ要素及び直列接続された補間要素を含むディジタルサンプリングされた入力信号の動的遅延のための信号遅延装置で構成し、入力信号をレジスタに格納した後次のサンプリング位置にマーキングを行いメモリに記憶させ、レジスタの値とメモリのマーキングされた値とで補間要素に供給される。 - 特許庁

Delay elements 16_1-16N provide a prescribed delay to a sound source signal S, amplifiers 18_1-18N amplify the delayed signal and a sound wave outputted from speakers 19_1-19N focuses at a certain position in a space.例文帳に追加

遅延素子１６_１〜１６_Ｎは、音源信号Ｓに対して、所定の遅延を与え、更に、増幅器１８_１〜１８_Ｎで増幅されて、スピーカ１９_１〜１９_Ｎから出力された音波が、空間のある位置に焦点を結ぶようにする。 - 特許庁

To provide an automatic layout and wiring method for semiconductor devices which enables reduction of delay in a route which does not satisfy the delay standard of a semiconductor integrated circuit device where elements are laid out and wired.例文帳に追加

素子が配置配線された半導体集積回路装置の遅延規格を満たさない配線経路における遅延を低減することが可能になる半導体装置の自動配置配線方法を提供することを目的とする。 - 特許庁

A charge pump/integrator 28 compares the measurement and reference pulses to generate an error signal that is fed back to timing delay control inputs of all the delay elements such that the widths of the measurement and reference pulses are made equal to each other.例文帳に追加

チャージポンプ／インテグレータ28が、測定パルスと基準パルスを比較して、エラー信号を生成し、このエラー信号が、総ての遅延要素のタイミング遅延制御入力にフィードバックされて、測定パルスと基準パルスの幅が等しくされる。 - 特許庁

Delay elements 121 to 12X are provided in a plurality of monitor paths 111 to 11X for monitoring ON/OFF states of the plurality of control switches 131 to 13X respectively, and their delay times are set so as to differ from each other.例文帳に追加

遅延素子１２１〜１２Ｘは、複数の制御スイッチ１３１〜１３Ｘの開閉状態を監視するための複数の監視経路１１１〜１１Ｘにそれぞれ設けられ、お互いに遅延時間が異なるように設定されている。 - 特許庁

A delay part 10 composed of almost the same circuit elements as the VCO 8 receives the output signal of the charge pump and LPF 6 as a reference clock and delays a data signal inputted to the delay part 10.例文帳に追加

前記電圧制御発振器８と略同一の回路素子から構成された遅延部１０はチャージポンプ及びローパスフィルタ６の出力信号を基準クロックとして受け取り、遅延部１０に入力されるデータ信号を遅延する。 - 特許庁

For example, an output of the delay element 12a of a ring oscillator 12 is controlled by phase coupling circuits 13a, 13b so that a relation of a phase of outputs of delay elements 11a, 11b of the ring oscillator 11 is stably controlled.例文帳に追加

例えばリング発振器１２の遅延素子１２ａの出力は、位相結合回路１３ａ，１３ｂによって、リング発振器１１の遅延素子１１ａ，１１ｂの出力との位相関係がともに安定するように制御される。 - 特許庁

A direction tracking section 50 isolates the receiving signal vector into the elements in unit of cluster based on the delay time and derives an incoming direction and angular spread of the isolated elements in unit of cluster by application of the integrated MUSIC method.例文帳に追加

方向追跡部５０は、遅延時間をもとに、受信信号ベクトルをクラスタ単位の成分に分離し、積分型ＭＵＳＩＣ法を適用することによって、分離した成分の到来方向と角度広がりとをクラスタ単位に導出する。 - 特許庁

In a process S1, the path delay time of each path existing between two synchronous elements is calculated, and in a process S2, a signal change period and signal change cost are calculated between the two respective synchronous elements where paths exist.例文帳に追加

工程Ｓ１では、２つの同期素子の間に存在する各パスのパス遅延時間を求め、工程Ｓ２では、パスが存在する２つの同期素子の間のそれぞれについて、信号変化期間及び信号変化コストを求める。 - 特許庁

To put it concretely, this circuit 24 consists of a plurality of delay elements 242 to 245 for respectively delaying the transmission data by a prescribed time and a selector 241 for selecting one of these elements 242 to 245.例文帳に追加

具体的には、このテスト回路２４は、送信データを所定の時間だけそれぞれ遅延させる複数の遅延素子２４２〜２４５と、この複数の遅延素子２４２〜２４５のうちの１つを選択するセレクタ２４１とから構成される。 - 特許庁

A preceding RF1 signal from elements A and D in a photodetector 10a of the optical disk drive, is delayed by only 2T at a delay element 15, and is added to a subsequent RF2 signal from elements B and C at an adder 16.例文帳に追加

光ディスク装置のフォトディテクタ１０ａのうち先行する要素Ａ及びＤからのＲＦ１信号を遅延素子１５で２Ｔだけ遅延させ、後行の要素Ｂ及びＣからのＲＦ２信号と加算器１６で加算する。 - 特許庁

Signals extracted from a plurality of antenna elements 1-1 are delayed (5-1) with times set sequentially longer by each unit delay time by adjacent antenna elements, and weighting (6-1) is performed to each signal to be separated.例文帳に追加

複数のアンテナ・エレメント１−１より取り出された信号を、隣接するアンテナ・エレメント毎に単位遅延時間づつ順次長く設定された時間で遅延５−１させ、分離すべき信号各々に対して重み付け６−１を行う。 - 特許庁

In accordance with the way of thinking wavelength multiplex wavelength time conversion in which a delay time is different for each wavelength while having a flat delay property within a wavelength, the number of active elements required for generating/demultiplexing the optical packet multiplexed packet is reduced and furthermore, delay or modulation/demodulation for a unit of multiple wavelength groups is introduced, thereby also reducing the length of a delay line required for wavelength multiplex wavelength time conversion.例文帳に追加

波長内では平坦な遅延特性を持ちつつ波長ごとに遅延時間が異なる波長多重波長時間変換の考え方により、光パケット多重パケットの生成分解に必要な能動素子の数を少量にし、さらに複数の波長群単位の遅延や変復調を導入することで、波長多重波長時間変換に必要な遅延線の長さも減らした。 - 特許庁

In a delay time adjustment circuit 10, at least one or more among a plurality of delay elements 11-1, 11-2 to 11-m for delaying an input signal are trimmed and thereby, the propagation delay time of the output signal driving the flat panel display outputted according to the input signal is adjusted.例文帳に追加

遅延時間調整回路１０において、入力信号を遅延させる複数の遅延素子１１−１、１１−２、…、１１−ｍのうち少なくとも１以上をトリミングすることにより、その入力信号に応じて出力されるフラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する。 - 特許庁

In a delay site recognition part 132, a filling delay part constituted of fine elements of filling time exceeding a standard time is determined based on filling time information 32 calculated by flow analysis by a resin flow analysis part 124.例文帳に追加

遅延部位認定部１３２は、樹脂流動解析部１２４による流動解析によって算出される充填時間情報３２に基づいて、基準時間を越える充填時間の微小要素から構成される充填遅延部を決定する。 - 特許庁

A digital output signal Dout is obtained using a delay circuit having built-in delay elements 31-1 to 31-15 and a decoder 16 based on a synthesized value D[15:0] of step signals D_0-D_15 which varies while the time elapses.例文帳に追加

また、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６とを用いることにより、時間が経過するのにつれて異なるステップ信号Ｄ_0〜Ｄ_15の合成値Ｄ［１５：０］を基にして、ディジタル出力信号Ｄｏｕｔを求める。 - 特許庁

To provide a phase locked loop (PLL) circuit capable of facilitating a test as to whether or not delay elements of phase shifters of the PLL circuit are normally in operation at desired delay values while suppressing variations in phase relations among R, G, B signals.例文帳に追加

Ｒ／Ｇ／Ｂの各信号間の位相関係のばらつきを抑制した上で、ＰＬＬ回路の移相器に備わる遅延素子が所望の遅延値で正常に動作しているか否かのテストの容易化が可能なＰＬＬ回路を提供する。 - 特許庁

To provide a data transmitter in which delay is synchronized automatically by transmission timing elements, the of phases of which are corrected even when the delay is generated in transmitted data, due to changes of cable length and temperature and the transmitted data is received precisely.例文帳に追加

ケーブル長の変化や温度の変化により送信データに遅延が発生しても、遅延を補正した位相の送信タイミングエレメントで自動的に同期を取ることができ、送信データを正確に受信することができるデータ伝送装置を提供する。 - 特許庁

A trigger signal generating part 3 generates a trigger signal when an output of the final stage delay element 2n comes to 1, and respective storage parts 41-4n store outputs (binary signals of one bit) of the respective delay elements 21-2n in the time point when trigger signal is generated.例文帳に追加

トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生し、各記憶部４１，…，４ｎは、トリガ信号が発生した時点における各遅延素子２１，…，２ｎの出力（１ビットの２値信号）を記憶する。 - 特許庁

A circuit 2 for generating the modified clock signal from an input clock signal is provided by a delay line formed of digitally controlled delay line elements between DE1, DE2, DE3, DE4 which a state change propagates.例文帳に追加

入力クロック信号から変更されたクロック信号を発生するための回路２が遅延ラインによって設けられており、この遅延ラインは状態変化が伝わるＤＥ_1、ＤＥ_2、ＤＥ_3、ＤＥ_4間の、デジタル制御された遅延ライン要素によって形成されている。 - 特許庁

To provide an electronic element mounting apparatus, capable of efficiently packaging electronic elements by deciding the position at which the electronic element is held and preventing the delay in production tact.例文帳に追加

電子素子を保持する位置を精度良く決定するとともに、生産タクトの延長を防止して、効率よく電子素子を実装できる電子素子実装装置を提供する。 - 特許庁

To minimize (optimize) the number of delay compensation elements, to reduce a wiring region, to improve a structure of a circuit in a semiconductor device, and to reduce a chip area.例文帳に追加

遅延補償素子の数を最小化（最適化）し、配線領域を低減することができ、半導体装置の回路の構成を改善し、チップ面積を縮小する - 特許庁

To perform highly reliable delay calculation and timing verification by calculating voltage drops caused by power wiring and taking into consideration the voltage drops for each kind of elements.例文帳に追加

電源配線による電圧降下を算出し、各素子種別毎の電圧降下を考慮することにより、信頼性の高い遅延計算やタイミング検証を行う。 - 特許庁

The light receiving control circuit 23 for making delay the detection timing for detecting the light receiving signals S1 to S3 outputted from the light receiving elements 22a to 22l based on the delayed data.例文帳に追加

受光制御回路２３は、遅延データに基づいて受光素子２２ａ〜２２ｌから出力された受光信号Ｓ１〜Ｓ３を検出する検出タイミングを遅延させる。 - 特許庁

A resonant cavity 2 in which, so to speak, the starting end and the finishing end of the delay circuit is short-circuited is constructed by installing an electromagnetic elements 3 in the resonant cavity 2 of microwave.例文帳に追加

マイクロ波の共振空胴２に電磁素子３を装荷することによって、いわば、遅波回路の始端と終端を短絡した共振空胴２を構成する。 - 特許庁

A latch circuit latches as data signals a predetermined number of clock signals output from a ring delay circuit formed by connecting a plurality of inverting elements in a ring shape.例文帳に追加

複数個の反転素子を円環状に接続してなる円環遅延回路の出力である所定の数のクロック信号をデータ信号としてラッチ回路がラッチする。 - 特許庁

The light receiving control circuit 23 delays detection timing for detecting the light receiving signals S2 and S3 that is output from the light receiving elements 22e-22l based on the delay data.例文帳に追加

受光制御回路２３は、遅延データに基づいて受光素子２２ｅ〜２２ｌから出力された受光信号Ｓ２，Ｓ３を検出する検出タイミングを遅延させる。 - 特許庁

Detailed device simulations are performed to plural power supply voltages for each of respective circuit elements 112 and 113 in advance and delay information is prepared as a library 109.例文帳に追加

あらかじめ各回路要素１１２，１１３ごとに複数の電源電圧に対して詳細なデバイスシミュレーションを行い遅延情報をライブラリ１０９として作成しておく。 - 特許庁

Delay elements 25L, 25R are inserted in the mixer amplifier 3, in order to synchronize the vibration of the stage 8 by the actuators 7 with the play sound outputted from the speakers 5L, 5R.例文帳に追加

一方、このアクチュエータ７による舞台８の振動とスピーカ５から出力される演奏音とを同期させるためミキサアンプ３にはディレイ２５が挿入されている。 - 特許庁

By adding a resistor to other two elements, the discharging time of the capacitor can be changed linearly by the resistor and therefore the linear adjustment of delay extension and operation time is obtainable.例文帳に追加

他の二つの素子に抵抗を加えて、キャパシタの放電時間は、抵抗によって線形に変えることができ、従って、遅延延長と動作時間の線形調整が得られる。 - 特許庁

Replacement of the logic constitution or optimization of an operation frequency is performed based on the route delay test result to a target frequency corresponding to connection between the processor elements.例文帳に追加

前記、プロセサエレメント間の接続に対応したターゲット周波数に対する経路遅延テストの結果をもとに、論理構成の入れ替え、あるいは、動作周波数の最適化を行う。 - 特許庁