「delay elements」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Delay time adjustment elements 121 are provided in the middle of output routes of bits comprising data.例文帳に追加

遅延時間調整素子１２１は、データを構成する各ビットの出力経路途中にそれぞれ設けられている。 - 特許庁

b. Scanning arrays which have a time delay and integrating function inside the same detection element with 2 or less elements 例文帳に追加

二　同一検出素子内に時間遅延及び積分機能を有するものであって、素子の数が二以下のもの - 日本法令外国語訳データベースシステム

The plurality of the delay elements delay pulse output signals input into the first pulse input terminals according to analog signal inputs into an analog signal input terminals and output the same from the pulse output terminals, and any one of the plurality of the delay elements receives a pulse signal from the outside.例文帳に追加

また、複数の遅延素子は、第１のパルス入力端子に入力されたパルス出力信号を、アナログ信号入力端子に入力されたアナログ信号に応じて遅延させてパルス出力端子から出力し、複数の遅延素子のいずれか１つは外部からパルス信号が入力される。 - 特許庁

The delay time of a wiring model composed of three elements of inductance (L), capacitance (C) and resistance (R) is obtained from an analytic expression or approximation calculation, etc., and a circuit is virtually structured which is composed of two elements of other resistance (R') and capacitance (C') having a delay time equivalent to the delay time.例文帳に追加

インダクタンス（Ｌ）、容量（Ｃ）、抵抗（Ｒ）の３つの素子からなる配線モデルの遅延時間を、解析式あるいは近似計算等により求めて、その遅延時間と同等な遅延時間を持つような、別の抵抗（Ｒ’）と容量（Ｃ’）の２つの素子で構成される回路を仮想的に構築する。 - 特許庁

A delay time controller 3 takes in the respective peak voltages from the voltage detectors, when the semiconductor elements turn on and turn off, and adjusts automatically the delay times to be set in the respective time delay generators when the semiconductor elements turn on and turn off, in such a manner that the respective peak voltages are uniform.例文帳に追加

遅れ時間コントローラ３は、半導体素子のターンオン時及びターンオフ時毎に各電圧検出器からの各ピーク電圧を取り込み、各ピーク電圧が均等になるよう、半導体素子のターンオン時及びターンオフ時毎に前記各時間遅れ発生器に設定する遅れ時間を自動調整する。 - 特許庁

A short pulse generator generates a short pulse signal of the same frequency as the PLL output clock signal while, corresponding to that, a delay chain comprising a plurality of delay elements generates N pieces of delay pulse from the short pulse signal.例文帳に追加

短パルス発生器が、ＰＬＬ出力クロック信号と同じ周波数の短パルス信号を発生し、これに応じて、複数の遅延エレメントを含む遅延チェーンが短パルス信号からＮ個の遅延パルスを発生する。 - 特許庁

Two delay chains (KF, KG) having n serially connected unidirectional delay elements, respectively, can control delay of an electric signal between a circuit input part and at least one circuit output part (YG).例文帳に追加

直列接続されたｎ個の単向性遅延素子をそれぞれ有する２つの遅延鎖（ＫＦ，ＫＧ）は、電気信号の遅延を、回路入力部と少なくとも１つの回路出力部（ＹＧ）との間で制御できる。 - 特許庁

Delay generation circuits 21, 22 are constituted of delay elements having the supply voltage dependency and temperature dependency the same as those of the components of their corresponding circuit blocks BL1, BL2.例文帳に追加

遅延発生回路２１，２２は、対応する回路ブロックＢＬ１，ＢＬ２の構成素子と同じ電源電圧依存性と温度依存性とを持つ遅延素子で構成される。 - 特許庁

The cell library for delay adjustment is constituted by a transistor cell consisting of elements only and wiring cells consisting of wiring only while the cell for delay adjustment is generated by combining these cells.例文帳に追加

遅延調整用セルライブラリは、素子のみからなるトランジスタセルと、配線のみからなる配線セルとからなり、これらを組み合わせて遅延調整用セルが生成する。 - 特許庁

To control an influence caused excessively by a delay between arriving elements in order to form an arrangement data stream without lapsing into a latency time delay relevant to a conventional technology.例文帳に追加

従来の技術に関連する待ち時間遅延に陥ることなく配列データストリームを生成するために、到着する要素間での過度の遅延の影響を制御する。 - 特許庁

On a front surface of a planar member 21, a plurality of phase delay elements 22 which reflect incident waves 23 and delay a phase of reflected waves 24 are arranged at an approximately regular interval.例文帳に追加

平面状部材２１の前面に入射波２３を反射すると共に反射波２４の位相を遅延する複数の位相遅延素子２２を略等間隔に配設する。 - 特許庁

One-clock delay elements 3 to 11 delay the signal 13 and the outputs 15 and 16 respectively by the portion of one pixel and output them as A data 19 to I data 23.例文帳に追加

１クロック遅延素子３〜１１は映像入力信号１３、ライン遅延出力１５，１６を各々１画素分遅延し、Ａデータ１９〜Ｉデータ２３として出力する。 - 特許庁

This semiconductor integrated circuit is provided with 2n rows of delay circuit rows 120, 220, 320 and 420 consisting of plural delay elements and n-rows of short circuit rows 190 and 290.例文帳に追加

開示される半導体集積回路は、複数の遅延素子からなる２ｎ列の遅延回路列１２０，２２０，３２０，４２０と、ｎ列の短絡回路列１９０，２９０とを備える。 - 特許庁

When the row address signal XA<0> is at H level and the XA<1> is at L level, a delay is given to the internal clock signal intCLK0 by delay elements 501, 505.例文帳に追加

行アドレス信号ＸＡ＜０＞がＨレベルでＸＡ＜１＞がＬレベルのときには、遅延素子５０１，５０５によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。 - 特許庁

When the row address signal XA<0> is at L level and the XA<1> is at H level, a delay is given to the internal clock signal intCLK0 by delay elements 505, 509.例文帳に追加

行アドレス信号ＸＡ＜０＞がＬレベルでＸＡ＜１＞がＨレベルのときには、遅延素子５０５，５０９によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。 - 特許庁

In this case, necessary reception delay is given to the ultrasonic receiving signals according to the number of stages of transmission of the CCD delay elements 53a-53e selected by the input gates CG1-CG5.例文帳に追加

この場合、入力ゲートＣＧ１〜ＣＧ５により選択されたＣＣＤ遅延素子５３ａ〜５３ｅの転送段数に応じて必要な受信遅延が付与される。 - 特許庁

As a result, a time interval of the state of phase during the oscillation is nearly a half of the delay time of each delay element so that the resolution of the oscillation circuit in the state of phase can be improved up to about twice a limit level depending on the delay time of the delay elements.例文帳に追加

この結果、発振中における位相状態の時間刻みは各遅延素子の遅延時間のほぼ１／２になり、発振回路の位相状態の分解能を遅延素子の遅延時間で決まる限界のほぼ２倍まで高めることが可能になる。 - 特許庁

The delay adjustment circuit 10 is provided with two delay generation circuits which are arranged with respect to the circuit blocks BL1, BL2, respectively, and are constituted of delay elements having supply voltage dependency and temperature dependency the same as those of the components of their corresponding circuit blocks, and two delay control circuits arranged corresponding to the individual delay generation circuits.例文帳に追加

遅延調整回路１０は、回路ブロックＢＬ１，ＢＬ２のそれぞれに対して配され、対応する回路ブロックの構成素子と同じ電源電圧依存性と温度依存性とを持つ遅延素子で構成される２つの遅延発生回路と、各遅延発生回路に対応して配される２つの遅延制御回路とを備える。 - 特許庁

A writing pulse generation circuit 1 consisting of a delay buffer 103, an OR gate 202, a delay buffer 104, and an OR gate 203 is prepared and the delay time D of each of the delay buffers 103, 104 is set up to a prescribed value larger than the data holding time of the storage element 4 and considering the delay amounts of respective wiring parts and elements.例文帳に追加

ディレイバッファ１０３，ＯＲゲート２０２，ディレイバッファ１０４，ＯＲゲート２０３からなるライトパルス生成回路１を設け、ディレイバッファ１０３，１０４のそれぞれの遅延時間Ｄを記憶素子４のデータホールドタイムより大きく、然も、各部の配線及び素子における遅延量を考慮した所定値に設定する。 - 特許庁

Delay control signals S1, S2, S3, S4,... (S2n-1) and S2n are inputted to the respective delay elements, the return point of the signals in the delay circuit is set corresponding to the delay control signals, the propagation path of the signals is controlled, and the delay time of output signals S_OUT to input signals S_IN is controlled.例文帳に追加

各遅延素子に遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号Ｓ_ＩＮに対する出力信号Ｓ_ＯＵＴの遅延時間が制御される。 - 特許庁

A system from a fuel injection valve to an air/fuel ratio sensor is modeled with a plurality of primary delay elements, and a plurality of first delay elements are identified based on the input u(t) and the output y(t) to the air/fuel ratio sensor.例文帳に追加

燃料噴射弁から空燃比センサまでの系を複数の一次遅れ要素によりモデル化し、空燃比センサに対する入力ｕ（ｔ）及び出力ｙ（ｔ）に基づき複数の一次遅れ要素のパラメータを同定する。 - 特許庁

A state change detection circuit 47 sequentially compares the pulse output signals from two continuous delay elements of the plurality of the delay elements and outputs a state change detection signal when the states of two pulse output signals are different from each other.例文帳に追加

状態変化検出回路47は、複数の遅延素子のうちの連続する２つからのパルス出力信号を順に比較し、２つのパルス出力信号の間で状態が異なるときに状態変化検出信号を出力する。 - 特許庁

The timing control circuit includes a volatile storage circuit (13DR) wherein the information is to be stored, delay circuits (DL0-DL3) including a plurality of delay elements, and a selection circuit connected to the volatile storage circuit and for selecting one or the plurality of delay elements in the above delay circuits in accordance with the information stored in the volatile storage circuit.例文帳に追加

タイミング制御回路は、情報が格納されるべき揮発性格納回路（１３ＤＲ）、複数の遅延素子を含む遅延回路（ＤＬ０〜ＤＬ３）、及び上記揮発性格納回路に結合され上記揮発性格納回路に格納された上記情報に従って上記遅延回路内の１つ又は複数の遅延素子を選択する選択回路を含む。 - 特許庁

To prevent a specifying time from becoming longer even when a temperature of delay elements, etc., is changed when the number of elements with a phase difference of 360 degrees is specified in order to generate a reference clock.例文帳に追加

参照クロックの生成のために、３６０度の位相差の素子数が特定される際に、遅延素子の温度等が変化しても、特定時間が長くならないこと。 - 特許庁

To prevent an engagement shock of shifting friction elements due to a disengagement delay of engine braking friction elements when a shifting is based on a look-ahead vehicle speed corresponding to deceleration.例文帳に追加

減速度に応じた先読み車速に基づく変速を行う場合において、エンジンブレーキ用摩擦要素の解放遅れによる変速用摩擦要素の締結ショックを防止する。 - 特許庁

The current robbing oscillator 10 includes a plurality of inverting delay elements 12, 14, 16, 18 and 20 connected in a ring.例文帳に追加

電流ロビング発振器１０は、リング状に接続した複数の反転形遅延素子１２，１４，１６，１８，２０を備える。 - 特許庁

A switching circuit 30 is provided for each of the plurality of sub-arrays 1 to N via a plurality of delay elements 22.例文帳に追加

複数のサブアレイ１〜Ｎの各々に対して、複数の遅延素子２２を介して、スイッチング回路３０が設けられる。 - 特許庁

The plurality of transducer elements 6 of the transducer array 4 are installed on a curved outer surface of the delay material 8.例文帳に追加

トランスデューサアレイ（４）の複数のトランスデューサ素子（６）は、遅延材（８）の湾曲した外表面上に据え付けられる。 - 特許庁

As phase delay elements 22, an element Zc which is largest in a phase delay effect is arranged in the vicinity of a center of the incident waves 23, and an element Zb which is lower in a phase delay effect than the element Zc is arranged in a circumference thereof, and an element Za which is further lower in a phase delay effect is arranged in the periphery thereof.例文帳に追加

位相遅延素子２２としては、入射波２３の中心付近に位相遅延効果の最も大きい素子Ｚｃを配設し、その周囲には素子Ｚｃより位相遅延効果の低い素子Ｚｂを配設し、その外縁には位相遅延効果が更に低い素子Ｚａを配設する。 - 特許庁

A plurality of internal storage elements existing in the logic block are represented by one or a plurality of internal latches, and with respect to delay values between the terminals and the internal latches and between the internal latches and the terminals, the largest delay value is selected among a plurality of delay values to represent the delay values.例文帳に追加

また、論理ブロック内にある複数の内部記憶素子は、１又は複数のインターナルラッチによって代表させ、端子とインターナルラッチ及びインターナルラッチと端子間のディレイ値も複数あるディレイ値の中から最大のものを選択し、これによってディレイ値の代表値とする。 - 特許庁

A clock delay circuit 30 composed of a plurality of cascade-connected delay elements 31a-31c and a selector 32 and selectively outputting delay clock signal DCK according to delay control signal DCN is provided on a clock supply route to a specified block 20 such as ROM.例文帳に追加

ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設ける。 - 特許庁

In a ladder type differential four-terminal circuit including passive serial elements and passive parallel elements arranged in differential lines 1, 3, a differential delay line DL is formed by inductors Lo as the passive serial elements and capacitors Co as the passive parallel elements.例文帳に追加

差動遅延線ＤＬは、差動線路１、３中に配置された受動直列素子および受動並列素子からなる梯子型の差動４端子回路において、受動直列素子にインダクタＬｏを、受動並列素子にキャパシタＣｏを配置して形成される。 - 特許庁

The refresh control device is provided with a DLL8 constituted of delay elements 22 of a plurality of stages, a delay element number of stages storing register 11 during DLL lock, a delay element number of stages comparator 12 during DLL lock, and a refresh period generating part 7.例文帳に追加

リフレッシュ制御装置は、複数段の遅延素子２２で構成されたＤＬＬ８と、ＤＬＬロック時の遅延素子段数格納レジスタ１１と、ＤＬＬロック時の遅延素子段数比較器１２と、リフレッシュ周期生成部７とを備える。 - 特許庁

To provide a ring register controlled delay locked loop that realizes a few unit delay elements to be a ring form so as to ensure a required delay time while reducing the layout area and to provide its control method.例文帳に追加

少数の単位遅延素子をリング型に具現することによって、レイアウトの面積を減らしながらも必要な時間の遅延量を確保することができるリングレジスタ制御型遅延固定ループ及びその制御方法を提供する。 - 特許庁

A delay circuit 3a for output also comprises the constitution for which a plurality of delay elements 3a_1-3a_n are serially connected and outputs the delay clock for which a fundamental clock is delayed by the certain time on the basis of the control voltage CNTL.例文帳に追加

出力用遅延回路３ａも複数の遅延素子３ａ_１ 〜３ａ_ｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。 - 特許庁

A delay circuit 3 for lock comprises constitution for which a plurality of delay elements 3_1-3_n are serially connected and outputs the delay clock for which a frequency divider output clock is delayed by certain time on the basis of a control voltage CNTL.例文帳に追加

ロック用遅延回路３は、複数の遅延素子３_１ 〜３_ｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。 - 特許庁

The multiplier uses outputs of all delay elements D as a multiplying object when the sampling frequency fs is under a predetermined threshold value fth, and uses an output/outputs of part of the delay elements D as a multiplying object when it is above the threshold value fth.例文帳に追加

乗算器は、サンプリング周波数ｆｓが所定のしきい値ｆｔｈより低いとき、すべての遅延素子Ｄの出力を乗算の対象とし、しきい値ｆｔｈより高いとき、一部の遅延素子Ｄの出力を乗算の対象とする。 - 特許庁

N-pieces of second delay elements D2 are multi-stage connected and delay a reference strobe signal STRB on a one-stage basis to generate multi-strobe signals STRB_1 to STRB_N.例文帳に追加

Ｎ個の第２遅延素子Ｄ２は多段接続され、基準となるストローブ信号ＳＴＲＢに対し１段ごとに遅延を与え、マルチストローブ信号ＳＴＲＢ_１〜ＳＴＲＢ_Ｎを生成する。 - 特許庁

The fine-tuning delay circuit FD has a plurality of analog delaying elements and outputs a fine-tuning timing signal FT such that the amount of delay from the coarse-tuning timing signal CT is tda.例文帳に追加

微調遅延回路ＦＤは、複数のアナログ遅延素子を有し、粗調タイミング信号ＣＴからの遅延量がｔｄａとなる微調タイミング信号ＦＴを出力する。 - 特許庁

To provide a digital phase locked loop(PLL) circuit that causes no hazard to an output clock of the PLL when a delay output lead-out position of unit delay elements in multi-stage connection is changed.例文帳に追加

デジタルＰＬＬ回路において、多段接続された単位遅延素子の遅延出力引き出し位置を変更する時にＰＬＬ出力クロックにハザードが発生しないようにする。 - 特許庁

The oscillation circuit is constituted of a variable delay circuit composed of a NAND gate NGT1, delay elements DLY1, DLY2, ..., DLYn, and selectors SEL1, SEL2, ..., SELn.例文帳に追加

発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎからなる可変遅延回路により構成されている。 - 特許庁

To provide a synchronization delay control circuit that copes with a low frequency clock with a comparatively small number of unit delay elements and obtains high synchronization accuracy with a high frequency clock.例文帳に追加

比較的少ない単位遅延素子数で低周波クロックに対応でき、しかも高周波クロックでの高い同期精度が得られるようにした同期遅延制御回路を提供する。 - 特許庁

Then, the delay circuit 10 is provided with the smaller number of inductance component branches, i.e., inductance elements while having a phase characteristic being the same as that of the conventional delay circuit and is proper for miniaturization.例文帳に追加

したがって、遅延回路１０は、従来の遅延回路と同様な位相特性をもちつつ、インダクタンス成分枝、つまりインダクタンス素子の数が少なく、小型化に好適な回路となっている。 - 特許庁

A transmission path of the authentication data from the connector 5K to ASIC 7 is provided with three delay elements 9; a transmission path of the authentication data from the connector 5Y to ASIC 7 is provided with two delay elements 9; and a transmission path of the authentication data from the connector 5M to ASIC 7 is provided with one delay element 9 respectively.例文帳に追加

コネクタ５ＫからＡＳＩＣ７に至る認証データの伝達経路には３つの遅延素子９が、コネクタ５ＹからＡＳＩＣ７に至る認証データの伝達経路には２つの遅延素子９が、コネクタ５ＭからＡＳＩＣ７に至る認証データの伝達経路には１つの遅延素子９が、それぞれ設けられている。 - 特許庁

The timing control circuit includes a volatile storage circuit (13DR) wherein the information is to be stored, delay circuits (DL0-DL3) including a plurality of delay elements, and a selection circuit connected to the volatile storage circuit and for selecting one or the plurality of delay elements in the delay circuits in accordance with the information stored in the volatile storage circuit.例文帳に追加

上記タイミング制御回路は、上記情報が格納されるべき揮発性格納回路（１３ＤＲ）、複数の遅延素子を含む遅延回路（ＤＬ０〜ＤＬ３）、及び上記揮発性格納回路に結合され上記揮発性格納回路に格納された上記情報に従って上記遅延回路内の１つ又は複数の遅延素子を選択する選択回路を有する。 - 特許庁