「gate source」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

An input voltage signal VIN input into a gate terminal of a PMOS transistor M1 is converted into a voltage value shifted by a voltage between a gate and a source of the PMOS transistor M1, in a source terminal, in response to a bias current I1 flowing via the source terminal of the PMOS transistor M1 by a constant current source IS.例文帳に追加

ＰＭＯＳトランジスタＭ１のゲート端子に入力される入力電圧信号ＶＩＮは、定電流源ＩＳによりＰＭＯＳトランジスタＭ１のソース端子を介して流されるバイアス電流Ｉ１に応じて、ソース端子においてＰＭＯＳトランジスタＭ１のゲート・ソース間電圧でレベルシフトされた電圧値に変換される。 - 特許庁

Since, as the power supply voltage VDD of the constant current circuit, the addition voltage of one voltage between the drain and source and one voltage between the gate and source becomes necessary and no addition voltage of one voltage between the drain and source and two voltages between the gate and source becomes unnecessary, the minimum operation supply voltage of the constant current circuit becomes low.例文帳に追加

定電流回路の電源電圧ＶＤＤとして、１つのドレイン・ソース間電圧と１つのゲート・ソース間電圧との加算電圧が必要になり、１つのドレイン・ソース間電圧と２つのゲート・ソース間電圧との加算電圧は必要ならないので、定電流回路の最低動作電源電圧が低くなる。 - 特許庁

When service interruption of a power source is made, a power source electrical angle is corrected by the electrical angle period of the power source which is stored before the service interruption, the power source electrical angle period is made to continue, and gate pulses are outputted according to a gate pulse output phase angle based on the correction, thereby preventing generation of overcurrent of the thyristor device.例文帳に追加

電源停電時に、停電前の記憶しておいた電源の電気角周期により電源電気角の補正をして、電源電機角周期の継続をし、それに基づいたゲートパルス出力位相角に従ってゲートパルスを出力することにより、サイリスタ装置の過電流の発生を防止する。 - 特許庁

Then the dummy gate DG is removed, and a charge storage film and a memory gate electrode are formed in order at a place where the dummy gate DG has been disposed to form a structure having the memory source-drain region SDm disposed at a lower part in the side of the memory gate electrode.例文帳に追加

その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。 - 特許庁

The semiconductor device has a gate 24 (H-shaped gate 25A1), a gate insulating film 22 formed immediately under the gate 24, a body region 26 formed immediately under the insulating film 22, and source and drain regions 28 formed on both sides of the body region 26 in each of field regions 30-40.例文帳に追加

半導体装置は、ゲート２４（Ｈ型ゲート２５Ａ１）と、ゲート２４の直下のゲート絶縁膜２２と、ゲート絶縁膜２２の直下のボディ領域２６と、ボディ領域２６を挟んだ両側に形成されるソース／ドレイン領域２８とを、フィールド領域３０〜４０に有する。 - 特許庁

In the MOSFET having a ring-shaped gate electrode, gate drawing wiring 5 connecting between the ring-shaped gate electrode 1 and a pad 6 for a gate contact is located on an area except for a drain area 2 and source area 3, that is, an element separating area 10.例文帳に追加

リング状のゲート電極を持つＭＯＳＦＥＴにおいて、リング状ゲート電極１とゲートコンタクト用パッド部６とを接続するゲート引き出し配線５は、ドレイン領域２及びソース領域３以外の領域、即ち、素子分離領域１０の上にて配置される。 - 特許庁

In a plurality of MISFETs different in gate length L, the dependency of the gate voltage Vg of a capacity Cg between gate source drains is deviated, Cg is differentiated by Vg, and the difference of the differentiation value between the two MISFETs different in gate length.例文帳に追加

ゲート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差を分析する。 - 特許庁

A semiconductor transistor is formed on a substrate which has an activated source region, drain region, gate region, channel formed between the source region and the drain region and arranged under the gate region, and a high dielectric constant material which is not thermally deteriorated and formed in at least a part of the gate region.例文帳に追加

活性化されたソース領域、ドレン領域、ゲート領域、およびソース領域とドレン領域の間にあり、ゲート領域の下にあるチャネルを備え、ゲート領域の少なくとも一部分が熱的に劣化しない高誘電率材料を備える、基板上の半導体トランジスタに関する。 - 特許庁

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

The length of a source side roof in a first gate 107 nearest to the source electrode 102 and that of a drain side pent roof in a third gate 109 nearest to the drain electrode 103 are longer than that of the other pent roof in the gate electrode and they determine an additional capacity.例文帳に追加

ソース電極１０２に一番近い第１のゲート電極１０７のソース側ひさし部分の長さとドレイン電極１０３に一番近い第３のゲート電極１０９のドレイン側ひさし部分の長さがゲート電極の他のひさし部分の長さより長く、これらが付加容量を構成する。 - 特許庁

The particle size of the metal silicide layer 11b is smaller than a width W1c in a gate length direction in the source/drain region arranged between adjoining gate electrodes GE, being closest to each other in the gate length direction, among a plurality of source/drain regions of MISFETs formed on the main surface of the semiconductor substrate 1.例文帳に追加

半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。 - 特許庁

An active matrix type display device is equipped with a specified number of dummy gate lines 14 and/or 15 which are provided before a head gate line G1 among a plurality of gate lines G1 to S220 and/or behind the tail gate line G220, and current-programmed from source lines S1 to S176 under the control of the gate driver 11.例文帳に追加

複数のゲートラインＧ１〜Ｇ２２０の前記先頭行のゲートラインＧ１の前段および／または前記末尾行のゲートラインＧ２２０の後段に設けられた、ゲートドライバ１１の制御によりソースラインＳ１〜Ｓ１７６から電流プログラムされる所定数のダミーゲートライン１４および／または１５を備えたアクティブマトリックス型表示装置。 - 特許庁

In the vertical MOS transistor and its manufacturing method, when a gate voltage is applied to a gate electrode 9a, a channel is so formed along a trench 4 in a body region 3 that an electron current flows from a drain layer 1 to a source layer 7.例文帳に追加

ゲート電極9aにゲート電圧が印加されると、トレンチ4に沿ってボディ領域3にチャネルが形成され、ドレーン層1からソース層7に電子電流が流れる。 - 特許庁

The thin film transistor comprises a gate electrode 202 with at least one notch, a gate dielectric layer 205, a source region 208, a drain region 210, and a channel layer 206.例文帳に追加

少なくとも１つの切欠きを有するゲート電極２０２と、ゲート絶縁層２０５と、ソース領域２０８と、ドレイン領域２１０と、チャンネル層２０６とを具えている。 - 特許庁

In first MOS 111, a gate is connected to an outer part 101, and a second electrostatic protection element 122 and a third electrostatic protection element 123 are disposed close to the gate and a source.例文帳に追加

第１のＭＯＳ１１１は、ゲートが外部１０１に接続され、ゲート−ソース間に近接して第２の静電保護素子１２２及び第３の静電保護素子１２３を備える。 - 特許庁

This induces difference in a gate-source voltage Vgs of drive transistors in the horizontal direction of the panel when the threshold correction is finished, so as to offset the difference in the gate voltage drop immediately before light emission.例文帳に追加

これにより閾値補正終了時にパネル左右で駆動トランジスタのゲート・ソース間電圧Ｖｇｓに差を持たせ、発光直前でのゲート電圧低下の差と相殺する。 - 特許庁

To provide a semiconductor device for increasing the density of impurities in a source/drain region and a gate electrode and suppressing a gate leak current, and to provide a manufacturing method of the semiconductor device.例文帳に追加

ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。 - 特許庁

The transistor 10 is configured to include a source region, a drain region, a channel region respectively comprising semiconductor films 20, 21, 22; a gate insulating film 23; and a gate electrode 24.例文帳に追加

トランジスタ１０は、それぞれ半導体膜２０，２１，２２からなるソース領域、ドレイン領域、及びチャネル領域と、ゲート絶縁膜２３と、ゲート電極２４とを備えて構成される。 - 特許庁

After forming gate insulating films 8 and gates 3 of a power transistor Q having a trench gate structure, channel regions 5 and source regions 6 of the power transistor Q are formed.例文帳に追加

トレンチゲート構造のパワートランジスタＱのゲート絶縁膜８およびゲート部３を形成した後に、パワートランジスタＱのチャネル領域５およびソース領域６を形成する。 - 特許庁

The first transistor has a source region connected to a data line, a drain region connected to a gate of the driving transistor, and the gate connected to the first scanning line.例文帳に追加

第１トランジスタはデータラインに結合されたソース領域と、駆動トランジスタのゲートに結合されたドレイン領域と、第１走査ラインに結合されたゲートとを有する。 - 特許庁

The source trenches 110 are formed shallower than a P type body layer 103 and are broken by a gate insulation film 106 at a part intersecting the gate trenches 109.例文帳に追加

ソーストレンチ１１０は、Ｐ型ボディ層１０３よりも浅く形成され、ゲートトレンチ１０９と交差する部位においてはゲート絶縁膜１０６によって分断されている。 - 特許庁

In the first protective transistor 4A, a source S is connected to the wiring 3, a drain D1 is grounded, and a gate G1 and a back gate B1 are electrically and commonly connected.例文帳に追加

第１の保護トランジスタ４Ａにおいて、ソースＳは配線３に接続され、ドレインＤ１は接地され、ゲートＧ１とバックゲートＢ１とは電気的に共通接続されている。 - 特許庁

In a second sub-block which is not selected, a fourth voltage which is substantially equal to the first voltage is applied to a drain-side selection gate line and a source-side selection gate line.例文帳に追加

非選択とされた第２のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧と略同一の第４電圧を印加する。 - 特許庁

Also included is an offline transistor having source and gate regions separated by a channel region and a gate disposed over the channel region of the offline transistor.例文帳に追加

さらに、チャネル領域によって分離されたソース領域及びゲート領域と、オフライン・トランジスタのチャネル領域上に配置されたゲートとを有するオフライン・トランジスタが含まれている。 - 特許庁

A first capacitor Cs is provided between the gate and source of the drive transistor, and a second capacitor Cx is provided between the second switch and the gate of the drive transistor.例文帳に追加

駆動トランジスタのゲート、ソース間には第１容量Ｃｓが設けられ、第２スイッチと駆動トランジスタのゲートとの間には第２容量Ｃｘが設けられている。 - 特許庁

To provide a power supply method for an automatic opening/closing sliding door gate, which makes electric power supplied to a driving motor from a household power source or a battery by utilizing a traveling rail and the sliding door gate.例文帳に追加

走行レールと引き戸門扉とを利用して家庭用電源やバッテリから駆動用モータに給電する自動開閉引き戸門扉における給電方法。 - 特許庁

A gate electrode 70 is formed on the n^--type extended drain region 20 through the intermediary of a gate insulating film 65, and covers the end of the p^++-type source region 40 and its vicinity.例文帳に追加

ゲート電極７０は、Ｎ^-型延長ドレイン領域２０上に、ゲート絶縁膜６５を介して形成されており、Ｐ^++型ソース領域４０の端部付近をも覆っている。 - 特許庁

An organic transistor 10 includes a gate electrode 14G, a gate insulating film 16, a source electrode 18S, a drain electrode 18D, and a semiconductor layer 20 on a substrate 12.例文帳に追加

有機トランジスタ１０は、基板１２上に、ゲート電極１４Ｇ、ゲート絶縁膜１６、ソース電極１８Ｓ及びドレイン電極１８Ｄ、及び半導体層２０が設けられている。 - 特許庁

Drain/source diffused layers 3 facing each other with a channel region 4 between are formed on a p-type silicon substrate 1, and a gate electrode 6 is formed via a gate insulating film 5.例文帳に追加

ｐ型シリコン基板１に、チャネル領域４を挟んで対向するドレイン、ソース拡散層３が形成され、ゲート絶縁膜５を介してゲート電極６が形成される。 - 特許庁

An LDD region is formed by making use of the first gate electrode as a mask, A source region and a drain region are formed by making use of the second gate electrode as a mask.例文帳に追加

ＬＤＤ領域を前記第１のゲート電極をマスクとして形成し、ソース領域およびドレイン領域を前記第２のゲート電極をマスクとして形成する。 - 特許庁

N-type impurity diffused layers 20 and 21 are formed as a source and a drain in areas on both sides of the selection gate 18 of the p-type well 2 and the memory gate 17.例文帳に追加

ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。 - 特許庁

A 1poly type memory cell 10 has a pair of source-drain region 11, a floating gate electrode layer 13, and an impurity diffusion region 14 for control gate.例文帳に追加

１ｐｏｌｙ型メモリセル１０は、１対のソース／ドレイン領域１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを有している。 - 特許庁

A transistor T consisting of a source/drain diffusion layer 12, a gate electrode 13, a gate insulating film 14 and a sidewall insulating film 15 is formed on a silicon board 10.例文帳に追加

シリコン基板１０上にはソース／ドレイン拡散層１２、ゲート電極１３、ゲート絶縁膜１４及び側壁絶縁膜１５からなるトランジスタＴが形成されている。 - 特許庁

A thinning gate signal generating circuit 101 generates a thinning gate signal 109 for thinning the clock from a source clock generating circuit 105, by receiving a power management signal 112.例文帳に追加

パワーマネージメント信号１１２を受けて、間引ゲート信号生成回路１０１は、源クロック発生回路１０５からのクロックを間引く間引ゲート信号１０９を生成する。 - 特許庁

The addition capacity value of a fringe capacity value and a gate overlapping capacity value between a plurality of MISFET sharing gate source drains is deviated from the analysis of the difference of the differentiation value.例文帳に追加

そして、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通のゲート−ソース・ドレイン間のフリンジ容量値とゲートオーバラップ容量値の和容量値を導出する。 - 特許庁

Afterwards, a gate electrode 16 is formed on the gate insulating film, and a pair of high concentration impurity diffuse areas 19 serving as source/drain are formed on the surface of the silicon substrate 10.例文帳に追加

その後、ゲート絶縁膜上にゲート電極１６を形成し、基板１０の表面にソース／ドレインとなる一対の高濃度不純物拡散領域１９を形成する。 - 特許庁

When the floating gate 7a holds electrons, a negative voltage is applied to a back gate of the memory cell portion (a), the N well layer 23, and the source N+ layer 4.例文帳に追加

フローティングゲート７ａに電子が保持されている場合は、非読み出し時に、メモリセル部ａのバックゲート、Ｎウェル層２３、及びソースＮ＋層４に負電圧を印加する。 - 特許庁

After the upper portion of a polysilicon film is etched, the silicide formation of the whole of the gate electrode and the upper portions of the source drain portions 10, 13 is carried out simultaneously to obtain a full silicide gate electrode 17.例文帳に追加

ポリシリコン膜の上部をエッチングした後、ゲート電極の全部と、ソースドレイン部１０，１３の上部とを同時にシリサイド化し、フルシリサイドゲート電極１７を得る。 - 特許庁

When a gate voltage is applied to a gate electrode 9a, a channel is formed along a trench 4 in a body region 3, and an electron current is made to flow from a drain layer 1 to a source layer 7.例文帳に追加

ゲート電極9aにゲート電圧が印加されると、トレンチ4に沿ってボディ領域3にチャネルが形成され、ドレイン層1からソース層7に電子電流が流れる。 - 特許庁

The transistor 15 is configured to include, on a substrate 41, a gate electrode 42, a gate insulator 43, a channel layer 44, a source electrode 45, and a drain electrode 46.例文帳に追加

トランジスタ１５は、基板４１上に、ゲート電極４２、ゲート絶縁膜４３、チャネル層４４、ソース電極４５およびドレイン電極４６を含んで構成されている。 - 特許庁

The first gate electrode 21 and the second gate electrode 22 are provided at both side walls of a first node electrode 41 which is a contact of the first common source-drain region 30.例文帳に追加

第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 - 特許庁

A silicide protection film 10 is formed on the gate electrode 8 and parts of source-drain regions 5 so as to cover the gate electrode 8 and the side walls 9.例文帳に追加

そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。 - 特許庁

The present invention is a manufacturing method of a thin film transistor including at least a gate electrode, a gate insulation layer, a semiconductor layer, a source electrode and a drain electrode provided on a substrate.例文帳に追加

本発明は、基板上にゲート電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法である。 - 特許庁

A LOCOS oxide film 3, N-type well region 5, gate oxide film 9, gate electrode 11 and source/drain regions 13 are formed on a P-type semiconductor substrate 1.例文帳に追加

Ｐ型半導体基板１に、ＬＯＣＯＳ酸化膜３、Ｎ型ウエル領域５、ゲート酸化膜９、ゲート電極１１並びにソース及びドレイン領域１３が形成されている。 - 特許庁

This semiconductor device is provided with: a first region 12; a source region 20; a second region 14; a drain region 30; a gate insulation layer 60; a field insulation layer 50; and a gate electrode 40.例文帳に追加

半導体装置は、第１領域１２、ソース領域２０、第２領域１４、ドレイン領域３０、ゲート絶縁層６０、フィールド絶縁層５０、ゲート電極４０を具備する。 - 特許庁