「gate source」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

In the stage of a semiconductor wafer, the power MOSFET forms a source terminal layer, a gate terminal layer and a drain terminal layer by a process for separating a terminal board, and a method for depositing electrode layers on the source electrode, the gate electrode and the drain electrode.例文帳に追加

パワーＭＯＳＦＥＴは、半導体ウエハの段階で、端子板を分離する工程、またはソース電極、ゲート電極、ドレイン電極に金属層を蒸着する方法によって、ソース端子層、ゲート端子層、ドレイン端子層を形成する。 - 特許庁

A capacitor is coupled between the source and gate of the 1st transistor and the 2nd transistor comprises a source coupled with the drain of the 1st transistor and a gate receiving a 1st voltage for operating the 1st and 2nd transistors in a saturated region.例文帳に追加

第一トランジスタのソースとゲート間にコンデンサが結合され、第二トランジスタは、第一トランジスタのドレインと結合するソースと、第一及び第二トランジスタを飽和領域で操作させる第一電圧を受信するゲートとからなる。 - 特許庁

As a result, a high power source potential VDD is inputted to a P channel-side gate of the off switch 7b, and a low power source potential VSS is inputted to a N channel-side gate of the off switch 7b, and the off switch 7b is controlled to be turned off.例文帳に追加

その結果、オフスイッチ７ｂのＰチャンネル側ゲートに高電源電位ＶＤＤが入力されるとともに、オフスイッチ７ｂのＮチャンネル側ゲートに低電源電位ＶＳＳが入力され、オフスイッチ７ｂがオフ制御される。 - 特許庁

When a predetermined current is supplied to a transistor to set a gate-source voltage of the transistor, a potential of a gate terminal of the transistor is adjusted so as to prevent a current from flowing into a load which is connected to a source terminal of the transistor.例文帳に追加

トランジスタに所定の電流を流してトランジスタのゲート・ソース間電圧を設定する際、トランジスタのソース端子に接続された負荷に電流が流れないようにするため、トランジスタのゲート端子の電位を調整する。 - 特許庁

A gate of a selection transistor STR is connected to a write word line WWL, one side of source/drain is connected to a write bit line WBL, and the other side of source/drain is connected to a gate of the ferroelectric transistor.例文帳に追加

選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。 - 特許庁

In a gate electrode 12 and an upper portion of a source drain region 15 of an NMOS transistor, and a gate electrode 22 and a source drain region 25 of a PMOS transistor, Ni silicide films 12s, 15s, 22s and 25s are formed by self-alignment, respectively.例文帳に追加

ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。 - 特許庁

A reference cell 50, a transistor 51 which has its source connected to the reference cell 50 and to the gate of which a bias voltage V_bias is applied, and a transistor 52 which has its source connected to the magneto- resistance element 11 and to the gate of which the bias voltage V_bias is applied are provided.例文帳に追加

参照セル５０と、参照セル５０にソースが接続されバイアス電圧Ｖ____biasがゲートに印加されるトランジスタ５１と、磁気抵抗素子１１にソースが接続されバイアス電圧Ｖ_biasがゲートに印加されるトランジスタ５２とを設ける。 - 特許庁

The first source, drain, and gate areas 408, 409, and 301 constitute a first-type field effect transistor, and the second source, drain, and gate areas 302, 303, and 412 constitute a second-type field effect transistor.例文帳に追加

第１のソース４０８，第１のドレイン４０９，および第１のゲート３０１は、第１のタイプの電界効果トランジスタを，第２のソース３０２，第２のドレイン３０３，および第２のゲート４１２は、第２のタイプの電界効果トランジスタを構成する。 - 特許庁

A source drain region 12 is formed in an element region on a single crystal Si substrate 11, and a gate electrode 14 including silicide is formed on a channel region between source and drain regions 12 via a gate oxide film 13.例文帳に追加

単結晶Ｓｉの基板１１上の素子領域にはソース・ドレイン領域１２が形成され、ソース・ドレイン領域１２の間のチャネル領域上にゲート酸化膜１３を介してシリサイドを含むゲート電極１４が形成されている。 - 特許庁

One embodiment of the present invention is a semiconductor device provided with a source region and a drain region formed on a silicon substrate 1 and a gate region formed between the source region and the drain region through a gate insulating film 3.例文帳に追加

本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。 - 特許庁

The differential resistance of the FET 12 applying prescribed bias voltage to a gate electrode is increased rightward exponentially, when the voltage between a drain and a source becomes high, and id decreased when voltage between the gate and the source becomes high.例文帳に追加

ゲート電極に所定のバイアス電圧を与えたＦＥＴ１２の微分抵抗はドレイン・ソース間電圧が高くなると右上がりに指数関数的に上昇し、また、ゲート・ソース間電圧が高くなると微分抵抗は低くなる。 - 特許庁

In the gap between each cell 11, source electrode wiring 13 with a via hole 12 connected with a source finger electrode 13a, and a gate electrode wiring 14 connected with a gate finger electrode 14a are arranged in view of the symmetry.例文帳に追加

各セル１１間の隙間には、ソースフィンガー電極１３ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４ａを接続したゲート電極配線１４と、が対称性を鑑みて配置される。 - 特許庁

A gate electrode, a semiconductor layer, and a source electrode or a drain electrode are formed using a translucent material, and a wiring such as a gate wiring or a source wiring is formed using a material having resistivity lower than that of the translucent material.例文帳に追加

ゲート電極、半導体層、ソース電極又はドレイン電極を透光性を有する材料を用いて形成し、ゲート配線又はソース配線等の配線を透光性を有する材料より抵抗率が低い材料で設ける。 - 特許庁

The active matrix substrate 10 has a plurality of source bus lines 12, a plurality of gate bus lines 14 crossing the plurality of source bus lines 12 across an insulating layer 13, gate bypasses 14a, a plurality of TFT elements 15, and pixel electrodes 20.例文帳に追加

アクティブマトリクス基板１０は、複数のソースバスライン１２と、絶縁層１３を介して複数のソースバスライン１２と交差する複数のゲートバスライン１４と、ゲートバイパス１４ａと、複数のＴＦＴ素子１５と、画素電極２０とを備えている。 - 特許庁

In this reference circuit having a current mirror circuit 1 and a MOS peaking current source 2, a back gate of a MOSFET M1 on an output side of the MOS peaking current source 2 is connected to a gate side of the MOSFET M1.例文帳に追加

カレントミラー回路１と、ＭＯＳピーキング電流源２とを備えたリファレンス回路において、ＭＯＳピーキング電流源２の出力側のＭＯＳＦＥＴ Ｍ１のバックゲートを当該ＭＯＳＦＥＴ Ｍ１のゲート側に接続した。 - 特許庁

The p channel MIS transistor 12 includes a second gate electrode 14B, a p-type source-drain region 16f, and a second plasma reaction film 18 that covers the upper surface of the p-type source-drain region 16f and the second gate electrode 14B.例文帳に追加

ｐチャネルＭＩＳトランジスタ１２は、第２のゲート電極１４Ｂと、ｐ型ソースドレイン領域１６ｆと、第２のゲート電極１４Ｂ及びｐ型ソースドレイン領域１６ｆの上面を覆う第２のプラズマ反応膜１８とを有している。 - 特許庁

Also, by turning on the MOSFET8 at the same time, the dropper 17 supplies the charging current to the gate-source parastic capacitor of the MOSFET2 through the MOSFET8 and a constant current circuit 9 and as time elapses, the gate-source voltage of the MOSFET2 rises.例文帳に追加

又、それと並行してMOSFET８がONする事により、ドロッパ１７よりMOSFET８、定電流回路９を通してMOSFET２のゲート・ソース間寄生容量に充電電流が供給される事により時間とともにMOSFET２のゲート・ソース間電圧が上昇する。 - 特許庁

A trench 32 is formed in the source-side surface of a drift region 11, a p-type gate region 13 and a gate electrode 23 are provided at the bottom of the trench 32, and a source electrode 22 is formed to cover the whole surface of a unit element with an insulating film 33 between the two.例文帳に追加

ドリフト領域１１のソース側の面にトレンチ溝３２を形成し、溝３２の底部にｐ型ゲート領域１３とゲート電極２３を設け、絶縁膜３３を介して単位素子全面にソース電極２２を形成する。 - 特許庁

The integrated board 112 comprises a plurality of circuit boards each of which is provided with picture display devices having a plurality of gate lines 116 and source lines 117 driven by a gate driver 113a and a source driver 114a, respectively.例文帳に追加

集合基板１１２は、ゲートドライバ１１３ａおよびソースドライバ１１４ａにより駆動される複数のゲート線１１６およびソース線１１７を有する画像表示装置を備えた回路基板が複数個配列されている。 - 特許庁

To provide a thin film transistor which surely operates by improving an insulation property between a gate electrode and a source electrode to reduce leak current between the gate electrode and the source electrode, and to provide an image display unit.例文帳に追加

本発明は、ゲート電極とソース電極間の絶縁性を向上させ、ゲート電極とソース電極間のリーク電流を低減させることにより、確実に動作する薄膜トランジスタおよび画像表示装置を提供する。 - 特許庁

A light source control part 22 of a control circuit 16 outputs a luminance control signal to each light source power supply circuit 35-38 in synchronization with latch pulse signals LP outputted to a gate driver 12 from a gate driver control part 18.例文帳に追加

制御回路１６の光源制御部２２は、ゲートドライバ制御部１８からゲートドライバ１２に出力されるラッチパルス信号ＬＰに同期して、各光源電源回路３５〜３８に対して発光制御信号を出力する。 - 特許庁

The suppression transistor 11 of a source follower is provided in the current path of the output stage of the differential amplifier circuit 2 an operation control part 15 controls the gate potential and the gate potential of the output transistor 1 is controlled by the source potential.例文帳に追加

差動増幅回路２の出力段の電流パスにソースフォロワの抑制トランジスタ１１が設けられ、そのゲート電位を動作制御部１５が制御し、そのソース電位によって出力トランジスタ１のゲート電位が制御される。 - 特許庁

Further, a first switching element is provided which has a drain or source electrode connected to the drain electrode of the driver element, a source or drain electrode connected to the gate electrode of the driver element, and a gate electrode connected to a reset line.例文帳に追加

さらに、ドレインもしくはソース電極が前記ドライバー素子のドレイン電極に接続され、ソースもしくはドレイン電極が前記ドライバー素子のゲート電極に接続され、ゲート電極がリセット線に接続された第１スイッチング素子を設ける。 - 特許庁

A structure of driving a plurality of pixels arranged on a display screen 100 by source electrodes 1 and gate electrode 5 is provided with auxiliary electrodes 3 branched from gate electrodes 5 and extended in the same direction as the source electrodes 1.例文帳に追加

ディスプレイ画面１００上に配列された複数の画素を、ソース電極１、ゲート電極５によって駆動する構成において、ゲート電極５から分岐し、ソース電極１同方向に延びる補助電極３を設ける。 - 特許庁

A compound semiconductor device 100 is equipped with an N+-GaAs drain layer 12, an N+-GaAs buffer layer 14, an N-GaAs channel layer 16, a P+-InGaP gate layer 28, an N+-InGaP source layer 30, a drain electrode 22, a gate electrode 24, and a source electrode 26.例文帳に追加

本発明において、化合物半導体素子１００が、ｎ^+GaAsドレイン層１２、ｎ^+GaAsバッファ層１４、ｎ^-GaAsチャネル層１６、ｐ^+InGaPゲート層２８、ｎ^+InGaPソース層３０、ドレイン電極２２、ゲート電極２４およびソース電極２６を備える。 - 特許庁

To realize an output buffer which has an operating voltage of ≥2X power while providing 2X resistance, is free of stress between the gate and source, gate and drain, and drain and source, and can interface at least two ICs.例文帳に追加

２Ｘ耐性を提供しながら、２Ｘ以上の倍率の動作電圧を有し、ゲート・ソース間、ゲート・ドレイン間、ドレイン・ソース間のストレスのない、少なくとも２つのＩＣをインタフェースすることが可能な出力バッファを実現する。 - 特許庁

Power sources 28 and 30 which apply a voltage to the gate of the power switching element S#* are different in terminal voltage from each other, and the rising of the gate voltage causes switching from the power source 30 whose terminal voltage is low to the power source 28 whose terminal voltage is high.例文帳に追加

パワースイッチング素子Ｓ＃＊のゲートに電圧を印加する電源２８，３０はそれぞれ端子電圧が相違し、ゲート電圧が上昇することで端子電圧の低い電源３０から端子電圧の高い電源２８へと切り替える。 - 特許庁

The source bias circuit 26 has FET 18 and 19 for bias, the source potential of the FET 18 for bias is applied to the gate of the FET 19 for bias and the source potential of the FET 19 for bias is applied to the source of the FET 13 for variable attenuation.例文帳に追加

ソースバイアス回路２６は、バイアス用ＦＥＴ１８，１９を有し、バイアス用ＦＥＴ１８のソース電位がバイアス用ＦＥＴ１９のゲートに与えられ、バイアス用ＦＥＴ１９のソース電位が可変減衰用ＦＥＴ１３のソースに与えられる。 - 特許庁

A memory gate electrode (33) is formed through a gate insulation film (31) and a gate nitride film (32) on a first semiconductor area (30), and first and second signal electrodes (38, 39) being first and second switch gate electrodes (36, 37) and a source and drain electrode are formed on both sides.例文帳に追加

第１半導体領域（３０）上にゲート絶縁膜（３１）及びゲート窒化膜（３２）を介してメモリゲート電極（３３）が形成され、その両側に第１及び第２スイッチゲート電極（３６，３７）及びソース・ドレイン電極とされる第１及び第２信号電極（３８，３９）が形成される。 - 特許庁

The liquid crystal display device includes: a thin film transistor in which a gate electrode is formed on the under layer side of a gate insulation film and a drain electrode and a source electrode are formed on the above layer side of the gate insulation film; and an auxiliary capacitance electrode formed on the same layer as the gate electrode.例文帳に追加

ゲート絶縁膜の下層側にゲート電極が形成されるとともに、ゲート絶縁膜の上層側にドレイン電極及びソース電極が形成された薄膜トランジスタと、ゲート電極と同一層に形成された補助容量電極とを備えた液晶表示装置である。 - 特許庁

Also, the differential waveform corresponding to the logical signal input to the first gate of the 4-terminal double insulation gate field effect transistor on the power source node side is generated in the second gate of the 4-terminal double insulation gate field effect transistor on the output node side as well.例文帳に追加

また、電源ノード側の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートに入力された論信号に対応した微分波形が、出力ノード側の四端子二重絶縁ゲート電界効果トランジスタの第二ゲートにも生じるようにすることで解決する。 - 特許庁

This non-volatile semiconductor storage device (memory transistor) 400 is a non-volatile semiconductor storage device with a split gate structure and has a source 16, drain 14, gate insulating layer 26, floating gate 40, intermediate insulating layer 50 functioning as a tunnel insulating layer, and control gate 36.例文帳に追加

不揮発性半導体記憶装置（メモリトランジスタ）４００は、スプリットゲート構造の不揮発性半導体記憶装置であって、ソース１６、ドレイン１４、ゲート絶縁層２６、フローティングゲート４０、トンネル絶縁層として機能する中間絶縁層５０およびコントロールゲート３６を有する。 - 特許庁

Nitrogen is newly introduced in the gate insulating film 3 nearby an end of the gate electrode 5 by carrying out nitriding processing in an atmosphere containing nitrogen after a polysilicon film 4 is bonded onto the gate insulating film 3 and the gate electrode 5 is patterned in a pattern and before the source-drain region 9 is formed.例文帳に追加

ゲート絶縁膜３上に、ポリシリコン膜４を被着してゲート電極５パターンにパターンニングした後、ソース・ドレイン領域９を形成する前に、窒素を含む雰囲気中で窒化処理を行って、ゲート電極５端部付近のゲート絶縁膜３中に新たに窒素を導入する。 - 特許庁

Further, a bulk-MISFET includes: a gate electrode 35b provided on a silicon substrate 1 interposing a gate insulator film 16 thicker than the gate insulator film 15; and an elevated layer 25 configuring a source and drain provided on a semiconductor substrate 1 at both sidewalls of the gate electrode 35b.例文帳に追加

また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。 - 特許庁

The shunt FET 1A has a gate electrode 30 on a gate region 34 inside a contact layer 17, a source electrode 31 and a drain electrode 32 on both sides of the gate electrode 30 on the contact layer 17, and a pair of recesses 35 on both sides of the gate region 34.例文帳に追加

シャントＦＥＴ１Ａは、コンタクト層１７内のゲート領域３４上にゲート電極３０を有し、コンタクト層１７上のゲート電極３０の両側にソース電極３１およびドレイン電極３２を有し、ゲート領域３４の両側に一対のリセス３５を有する。 - 特許庁

A transistor HVTr includes: a gate insulating film 13 formed on a semiconductor substrate 11; a gate electrode 14 formed on the gate insulating film 13; and a source region 15 and a drain region 16 formed in the semiconductor substrate 11 on both sides of gate electrode 14.例文帳に追加

トランジスタＨＶＴｒは、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の両側の半導体基板１１内に形成されたソース領域１５及びドレイン領域１６とを有する。 - 特許庁

To provide a field-effect transistor having a T-shaped gate electrode, together with its manufacturing method which has a reduced source resistance, a reduced gate resistance, and a reduced gate capacitance while keeping a sufficient gate breakdown voltage, and which can be manufactured with high accuracy and a high yield.例文帳に追加

ソース抵抗およびゲート抵抗を低減し、十分なゲート耐圧を保ちつつ、ゲート容量を低減し、高精度にかつ歩留りよく形成することができるＴ型ゲート電極を備えた電界効果型半導体装置およびその製造方法を提供することである。 - 特許庁

The transistor also includes a source region 242 formed on an upper side of the embedded channel region 262, a gate electrode 282 formed on an inner side of the gate semiconductor region 253 through a gate insulating film 272, and a gate electrode 292 formed on the other surface of the semiconductor substrate 211.例文帳に追加

また、埋込チャネル領域２６２の上側に形成されるソース領域２４２と、ゲート半導体領域２５３の内側に、ゲート絶縁膜２７２を介して形成されるゲート電極２８２と、半導体基板２１１の他方の表面に形成されるゲート電極２９２を備える。 - 特許庁

An increase in the capacity is suppressed between the gate and the source caused by providing the field plate electrode 13 near the gate electrode 6 by separating the distance between the gate electrode 6 and the field plate electrode 13 by forming a sidewall spacer 11 on the sidewall of the gate electrode 6.例文帳に追加

また、ゲート電極６の側壁にサイドウォールスペーサ１１を形成し、ゲート電極６とフィールドプレート電極１３の距離を離すことによって、ゲート電極６の近傍にフィールドプレート電極１３を設けたことに起因するゲート、ソース間容量の増大を抑制する。 - 特許庁

The thin film transistor array substrate has gate wiring comprising gate lines 22, gate pads 24 and gate electrodes 26; storage capacitor wiring 28 extending laterally and receiving common voltage; data wiring comprising source electrodes 65 and drain electrodes 66; and pixel electrodes 82 connected with the drain electrodes 66.例文帳に追加

ゲート線２２、ゲートパッド２４及びゲート電極２６を含むゲート配線と；横方向に延びており共通電圧が伝達される保持容量用配線２８と；ソース電極６５及びドレーン電極６６を含むデータ配線と；ドレーン電極６６と連結された画素電極８２と；を有している。 - 特許庁

The semiconductor device is provided with a silicon layer, a gate insulation film 7 formed on the silicon layer, a gate electrode including partly crystalized metal nitride silicide layers 8 and 12 formed on the gate insulation film, and source/drain areas 13, 14, 16 and 17 formed on the surface of the silicon layer pinching the gate electrode.例文帳に追加

シリコン層と、シリコン層上に形成されたゲート絶縁膜７と、ゲート絶縁膜上に形成され部分結晶化された窒化金属シリサイド層８、１２を含むゲート電極と、ゲート電極を挟むシリコン層の表面に形成されたソース・ドレイン領域１３、１４、１６、１７と、を備えている。 - 特許庁

Each of the storage elements is provided with a source region, a drain region, a front face gate electrode arranged on the first side surface of the semiconductor region via a gate insulating film, and a rear surface gate electrode arranged on a second side surface opposing the first side surface of the semiconductor region via the gate insulating film.例文帳に追加

そして、その記憶素子は、ソース領域と、ドレイン領域と、半導体領域の第１側面に、ゲート絶縁膜を介し、配設された前面ゲート電極と、半導体領域の前記第１側面に対向する第２側面に、ゲート絶縁膜を介し、配設された背面ゲート電極とを備えている。 - 特許庁

A memory cell power source circuit 300 is provided with a memory cell power source PMOS transistor Ps, provided between a power source supply node nsp and a power source potential Vcc, a transistor N11 provided between a gate of the transistor Ps and the power source potential Vcc and connected to a diode, a resistor R11 provided between the gate of the transistor Ps and a ground potential GND.例文帳に追加

メモリセル電源回路３００は、電源供給ノードｎｓｐと電源電位Ｖｃｃとの間に設けられるメモリセル電源ＰＭＯＳトランジスタＰｓと、トランジスタＰｓのゲートと電源電位Ｖｃｃとの間に設けられ、ダイオード接続されたトランジスタＴＮ１１と、トランジスタＰｓのゲートと接地電位ＧＮＤとの間に設けられた抵抗体Ｒ１１とを備える。 - 特許庁

The system is provided with a substrate 110, a gate line provided with a gate electrode 124 formed on the substrate, a gate insulating film 140 formed on the gate line, a drain electrode 175 opposed to a data line and a source electrode provided with source electrodes 173 formed on the gate insulating film, a protective film 180 formed on the data line and drain electrode, and a pixel electrode 190 connected to the drain electrode.例文帳に追加

基板１１０、該基板上に形成されゲート電極１２４を備えるゲート線、ゲート線上に形成されているゲート絶縁膜１４０、ゲート絶縁膜上に形成されているソース電極１７３を備えるデータ線及びソース電極と対向しているドレイン電極１７５、データ線及びドレイン電極上に形成されている保護膜１８０、及びドレイン電極と接続されている画素電極１９０を備える。 - 特許庁

The crossing portion 160 is formed into a layer which is identical to a gate electrode, for example, and the main portion 170 is formed in a layer which is identical a source/drain electrode, a gate wiring X1 and the current supply line Y2 with a gate insulator interposed between them.例文帳に追加

交差部分１６０を、例えばゲート電極と同層に形成し、主要部分１７０を、ゲート絶縁膜を間にしてソース／ドレイン電極，ゲート配線Ｘ１および電流供給線Ｙ２と同層に形成する。 - 特許庁