「gate source」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

The source and drain of the memory cell are constituted by an inverting layer (local data line) formed in a p-type well 3 at the lower part of the embedded gate 8 when a positive voltage is applied to the embedded gate 8.例文帳に追加

メモリセルのソース、ドレインは、埋め込みゲート８に正の電圧を印加した時に、埋め込みゲート８の下部のｐ型ウエル３に形成される反転層（ローカルデータ線）によって構成される。 - 特許庁

The width in gate length direction of a gate electrode 18 in a memory cell is less than a half of a cell pitch C which is the length form the center of a source line connect 31 to the center of a drain contact 32.例文帳に追加

メモリセル内のゲート電極１８のゲート長方向の幅を、ソース線コネクト３１の中心からドレインコンタクト３２の中心までの長さであるセルピッチＣの１／２未満とする。 - 特許庁

A protection insulating film 20 is formed on the drift area 18, and a gate sidewall insulating film 23 is formed on the side surface of the gate electrode 21 on the side of the source area 15.例文帳に追加

さらに、ドリフト領域１８上には保護絶縁膜２０が形成され、ソース領域１５側のゲート電極２１の側面上にはゲート側壁絶縁膜２３が形成されている。 - 特許庁

Further, the semiconductor substrate 10 has a structure in which a source region side lateral region 15 in the region immediately under the gate insulating film 13 is trenched in the region immediately under the gate insulating film 13.例文帳に追加

さらに、半導体基板１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領域１３のソース領域側側部領域１５が掘り込まれた構造を有する。 - 特許庁

To provide a gate driving circuit that operates without being affected by bad influence even when a voltage of a power source connected to a gate of a level-shift high-voltage transistor is high or low.例文帳に追加

本発明は、レベルシフト高圧トランジスタのゲートに接続される電源の電圧が高い場合にも低い場合にも弊害なく稼動するゲート駆動回路を提供することを目的とする。 - 特許庁

The TFT1 includes a gate electrode 13, a gate insulating film 14, an n-type oxide semiconductor layer 15 (channel layer) and source and drain electrodes 17A and 17B on a substrate in this order.例文帳に追加

ＴＦＴ１は、基板上に、ゲート電極１３、ゲート絶縁膜１４、ｎ型酸化物半導体層１５（チャネル層）およびソース・ドレイン電極１７Ａ，１７Ｂをこの順に備える。 - 特許庁

A gate electrode layer 11, a gate insulating film 12 and a semiconductor layer 13 are sequentially formed on a substrate 10, then a source/drain electrode layer 15 is formed over regions 10A and 10B.例文帳に追加

まず、基板１０上に、ゲート電極層１１、ゲート絶縁膜１２および半導体層１３を順に形成した後、領域１０Ａ，１０Ｂに渡りソース・ドレイン電極層１５を形成する。 - 特許庁

To provide a semiconductor device reduced in on-resistance and power consumption while maintaining optimum a concentration ratio of a two-dimensional electron gas generated between a source and a gate and between a drain and the gate.例文帳に追加

ソース・ゲート間およびドレイン・ゲート間に発生する２次元電子ガスの濃度を最適にしたまま、オン抵抗を低くして、消費電力の低い半導体装置を提供する。 - 特許庁

To provide an active matrix liquid crystal display which can lessen the dispersion within itself of the capacitance between the source and gate and between the drain and gate of a thin film transistor.例文帳に追加

薄膜トランジスタのソース・ゲート間容量及びドレイン・ゲート間容量の液晶表示装置内におけるバラツキを小さくすることができるアクティブマトリクス型液晶表示装置を提供する。 - 特許庁

A gate electrode G is provided in the p type base region 4 with a gate insulating film 7 interposed so as to form a channel between the n+type source region 5 and n-type epitaxial layer 2.例文帳に追加

ｎ＋型ソース領域５とｎ−型エピタキシャル層２との間にチャネルを形成するためｐ型ベース領域４にゲート絶縁膜７を介してゲート電極Ｇが設けられている。 - 特許庁

A gate on voltage GOE is inputted from the voltage source 5 to the input side of the potentiometer 21 and single wiring on the input side of the gate driver 6 is connected to the output side.例文帳に追加

ポテンショメータ２１の入力側には、電圧源５からゲートオン電圧ＧＯＥが入力され、出力側には、ゲートドライバ６の入力側の単一の配線が接続されている。 - 特許庁

The voltage limiting circuit 6 controls a gate voltage of the first PchMOSFET 4 such that a gate-source potential difference of the first PchMOSFET 4 is not excessive.例文帳に追加

この電圧制限回路６により第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が過大とならないように、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧を制御する。 - 特許庁

A signal from the drive circuit board 11 to the gate-side driver IC 6 is input through the first FFC 13, source-side bus substrate 7, second FFC 14, and gate-side bus substrate 8.例文帳に追加

駆動回路基板１１からゲート側ドライバＩＣ６への信号は、第１のＦＦＣ１３とソース側バス基板７と第２のＦＦＣ１４とゲート側バス基板８を経て入力される。 - 特許庁

A gate electrode 14 is formed on the upper surface of a p-form layer 12 through a gate insulation film 13, and a drain and source diffusion areas 15 and 16 are formed in the depth to the n-type layer 11.例文帳に追加

ｐ型層１２の上面にゲート絶縁膜１３を介してゲート電極１４が形成され、ｎ型層１１に達する深さにドレイン、ソース拡散層１５，１６が形成される。 - 特許庁

The gate is controlled by a switch (1184) which selectively connects the gate to one of the source and a voltage (VCP) which turns the channel of the MOSFET fully on.例文帳に追加

ゲートはスイッチ（１１８４）により制御され、ゲートを、ソース及び当該ＭＯＳＦＥＴのチャネルを完全にオンにするのに十分な電圧（ＶＣＰ）のいずれか一方に選択的に接続する。 - 特許庁

Thereafter, an N-type impurity ion is implanted using the gate oxide film 3 and the gate electrode 4 as the mask, so that a plurality of N-type source-drain diffusion regions 6 are formed separately.例文帳に追加

その後、ゲート酸化膜３及びゲート電極４をマスクとしてＮ型の不純物イオンを注入することで、Ｎ型のソース・ドレイン拡散領域６を複数離間形成する。 - 特許庁

After sidewalls are formed on the gate electrodes 142a-142c, another p-type impurity region is formed by implanting ions in the source cell SC1, by using the gate electrodes 142a-142c as masks.例文帳に追加

そして、それらゲート電極にサイドウォールを形成した後、当該ゲート電極をマスクとしてソースセルＳＣ１に対してイオン注入を行って、Ｐ型の不純物領域を形成する。 - 特許庁

To provide a semiconductor device where the resistance of a gate electrode, a source area and a drain area can easily be reduced in a transistor where extension areas are asymmetric against the gate electrode.例文帳に追加

ゲート電極に対してエクステンション領域が非対称であるトランジスタにおいてゲート電極、ソース領域およびドレイン領域の抵抗を容易に低減する半導体装置を提供する。 - 特許庁

To obtain a semiconductor device and a manufacturing method thereof whereby the off-capacitance can be reduced by reducing the gate-drain and gate-source fringe capacitances with reducing the on-resistance.例文帳に追加

オン抵抗を低減しながらも、ゲート・ドレイン間及びゲート・ソース間のフリンジング容量を低減してオフ容量を低減することができる半導体装置及びその製造方法を提供する。 - 特許庁

A bit line driver 741 outputs a column selecting signal VACSL consisting of power source voltage VccP to gate terminals of N channel MOS transistors 841, 842, of a GIO line gate circuit 84.例文帳に追加

ビット線ドライバ７４１は、電源電圧ＶｃｃＰから成る列選択信号ＶＡＣＳＬをＧＩＯ線ゲート回路８４のＮチャネルＭＯＳトランジスタ８４１，８４２のゲート端子へ出力する。 - 特許庁

An MOSFET 10 includes a p-GaN layer 14 formed over a substrate via a buffer layer, a gate insulating film 15, a gate electrode 20, a source electrode, and a drain electrode 17.例文帳に追加

ＭＯＳＦＥＴ１０は、基板上にバッファ層を介して形成されたｐ−ＧａＮ層１４と、ゲート絶縁膜１５と、ゲート電極２０と、ソース電極と、ドレイン電極１７とを有する。 - 特許庁

The gate of the LD MOS 15 is connected to a 2nd power terminal 8, its drain is connected to the gate of an LD MOS 4, and its source is connected to the output point 10a of a level shift circuit 10.例文帳に追加

ＬＤＭＯＳ１５のゲートは第２電源端子８に接続され、ドレインはＬＤＭＯＳ４のゲートに接続され、ソースはレベルシフト回路１０の出力点１０ａに接続される。 - 特許庁

To prevent the occurrence of a source offset in a semiconductor device which has a trench gate structure FET, where a trench extended at the main face of a semiconductor substrate is provided with a conductor layer to serve as the gate.例文帳に追加

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置についてソースオフセットの発生を防止する。 - 特許庁

A parallel connection body of charging switching elements Sc1, Sc2,..., is connected in series between a power source 22 for charging electric charges to the gate of the power-switching element Sw and the gate.例文帳に追加

パワースイッチング素子Ｓｗのゲートに電荷を充電するための電源２２とゲートとの間には、充電用スイッチング素子Ｓｃ１、Ｓｃ２、…の並列接続体が直列接続されている。 - 特許庁

The semiconductor device is provided with the MOS transistor which is formed on a substrate 100 and has a channel region, a gate insulating film 102, a gate electrode 103, the source region, and the drain region 105.例文帳に追加

半導体装置は、基板１００に形成され、チャネル領域、ゲート絶縁膜１０２、ゲート電極１０３、ソース領域及びドレイン領域１０５を有するＭＯＳトランジスタを備える。 - 特許庁

This electric opening/closing device 20 of the sluice gate uses a motor driven by a lithium ion battery 31 of charging type as a driving source to open and close the sluice gate electrically through a reduction gear 30 mounted on the driving shaft 13.例文帳に追加

電動水門開閉装置20は充電式リチウムイオン電池31で駆動するモータを駆動源とし、駆動軸13に減速装置30を介して水門の開閉が電動化される。 - 特許庁

An actuator 18 opening and closing the waste gate valve 17 uses intake air pressure at a downstream of a compressor in an intake air passage 5 as a drive source for waste gate valve action.例文帳に追加

ウエストゲートバルブ１７を開閉動作させるアクチュエータ１８には、吸気通路５のコンプレッサ下流の吸気圧力をウエストゲートバルブ動作用の駆動源に用いた構造を採用した。 - 特許庁

An NMOS transistor 3 of a semiconductor device includes a semiconductor substrate 1 having an n-channel region, an n-type source/drain region 4, a gate insulating film 7, and a gate electrode 8.例文帳に追加

半導体装置のＮＭＯＳトランジスタ３は、ｎチャネル領域を有する半導体基板１と、ｎ型ソース／ドレイン領域４と、ゲート絶縁膜７と、ゲート電極８とを含んでいる。 - 特許庁

The voltage supply circuit supplies a write drain voltage to the two source/drain areas 23 and 24 at the time of writing data, and supplies a write gate voltage to the control gate 30.例文帳に追加

電圧供給回路は、データの書き込み時に、２つのソース・ドレイン領域２３と２４との間に書き込みドレイン電圧を供給し、コントロールゲート３０に書き込みゲート電圧を供給する。 - 特許庁

On the semiconductor substrate 1, a gate insulating film 7, a gate electrode film 9, and the insulating film 10 are laminated overlappingly between the source and the drain of the P-channel MISFET.例文帳に追加

半導体基板１上に、Ｐｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。 - 特許庁

Furthermore, the first portion of the gate wiring is extended on the source wiring, without having to intersect the drain wiring and connected with the second portion of the gate wiring.例文帳に追加

さらに、該ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、該ゲート配線の第２の部分に接続されていることを特徴とする。 - 特許庁

The organic thin film transistor 10 comprises a substrate 1, a gate electrode 2, a gate insulation film 3, an organic semiconductor film 4, a source electrode 5, a drain electrode 6, and metal particles 7.例文帳に追加

有機薄膜トランジスタ１０は、基板１と、ゲート電極２と、ゲート絶縁膜３と、有機半導体膜４と、ソース電極５と、ドレイン電極６と、金属粒子７とを備える。 - 特許庁

In a field effect transistor 103 having 50 μm gate width, a source is grounded and input signals biased by the bias voltage generated in the bias circuit 30 is inputted into the gate.例文帳に追加

電界効果トランジスタ１０３は、５０μｍのゲート幅を有し、ソースが接地され、ゲートにバイアス回路３０で発生されたバイアス電圧でバイアスされた入力信号が入力される。 - 特許庁

A vertical MISFET of trench-type gate structure is formed on a semiconductor substrate, and a surface protective film as the top layer is formed by spin coating method after forming the gate wiring and the source wiring.例文帳に追加

半導体基板上にトレンチ型ゲート構造の縦型ＭＩＳＦＥＴを形成し、ゲート配線及びソース配線を形成してから、最上層の表面保護膜をスピンコート法で形成する。 - 特許庁

A pass transistor is coupled with the gate electrode, is positioned adjacently to the gate electrode of a transistor for heating thin film, and has source and drain regions in the same semiconductor substrate.例文帳に追加

パストランジスタがゲート電極へ結合されており、該パストランジスタは薄膜加熱用トランジスタのゲート電極に隣接して位置され同一の半導体基板内にソース／ドレイン領域を有している。 - 特許庁

The FET type biosensor is provided with source, gate and drain electrodes and is characterized by introducing a ligand into the gate surface, which can be coupled to the side of the nucleic acid.例文帳に追加

核酸の側面に結合可能なリガンドをゲート表面に導入されてなることを特徴とするソース、ゲートおよびドレイン電極を有するＦＥＴ型のバイオセンサーを提供する。 - 特許庁

A first spacer layer 28 is on at least part of the active region surface between a gate electrode 24 and a drain electrode 22 and between the gate electrode 24 and a source electrode 20.例文帳に追加

第１のスペーサ層２８が、ゲート電極２４とドレイン電極２２との間、およびゲート電極２４とソース電極２０との間の活性領域の表面の少なくとも一部の上にある。 - 特許庁

A first conductivity-type source layer 17 is formed adjacent to both sides of the trench of the first gate electrode 15 and to the sidewall in one side of the trench of the second gate electrode 16a.例文帳に追加

第１導電型のソース層１７は、第１のゲート電極１５のトレンチの両側及び第２のゲート電極１６ａのトレンチの片側の側壁に隣接するように形成されている。 - 特許庁

Between the source electrode 101 and the interlayer insulation film 7 and between the gate pad 102 and the gate electrode 6, barrier metal layers 99 inhibiting Al diffusion are respectively provided.例文帳に追加

ソース電極１０１と層間絶縁膜７との間、並びにゲートパッド１０２とゲート電極６との間のそれぞれに、Ａｌの拡散を抑制するバリアメタル層９９が配設される。 - 特許庁

A thin film transistor substrate has a gate electrode, a gate insulating film, and a semiconductor layer which are successively formed on a substrate and further has a source electrode and a drain electrode formed on the semiconductor layer.例文帳に追加

薄膜トランジスタ基板は、基板上にゲート電極、ゲート絶縁膜、半導体層が順次形成され、さらに、半導体層上に形成されたソース電極とドレーン電極を有する。 - 特許庁

To provide a field-effect transistor with little gate induced drain leakage current and an integrated circuit which includes a thin insulator structure between a gate electrode and a source/drain region.例文帳に追加

ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。 - 特許庁

The thin-film transistor substrate includes a base substrate 110, a gate electrode G, a gate insulating film 120, a first surface treatment film 130, an active layer A, a source electrode S and a drain electrode D.例文帳に追加

薄膜トランジスタ基板は、ベース基板１１０、ゲート電極Ｇ、ゲート絶縁膜１２０、第１表面処理膜１３０、活性層Ａ、ソース電極Ｓ、及びドレイン電極Ｄを含む。 - 特許庁

The source of an N-MOS TR (switch means) M5 is connected to the drain of the TR M4, the drain is connected to the gate of the TR M4 and the gate is connected to one terminal of the resistor R1.例文帳に追加

Ｎ−ＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースはトランジスタＭ４のドレインに、それのドレインはトランジスタＭ４のゲートに、それのゲートは抵抗Ｒ１の一端に、それぞれ接続されている。 - 特許庁

The structure of an image sensor pixel in an image detecting array is based on a vertical punch-through transistor where a junction gate surrounded by a MOS gate is connected with a source while surrounding it.例文帳に追加

画像検出アレイにおける画像センサピクセルの構造は縦型パンチスルートランジスタに基づいたものであり、ＭＯＳゲートで囲まれた接合ゲートがソースを囲む状態でソースに接続される。 - 特許庁

The gate of a P-MOS TR M2 is connected to the gate of the TR M2, the source is connected to the power supply (Vcc) terminal (not shown) and the drain is connected to one terminal of a resistor R1.例文帳に追加

Ｐ−ＭＯＳトランジスタＭ３のゲートはトランジスタＭ２のゲートに、それのソースは電源（Ｖｃｃ）端子（図示せず）に、それのドレインは抵抗Ｒ１の一端に、それぞれ接続されている。 - 特許庁