「gate source」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

A silicide layer 8 is formed on a part of respective surfaces of source/drain areas 6 and on the top face of the gate electrode 3.例文帳に追加

ソースおよびドレイン領域６の表面の一部およびゲート電極３の上面にシリサイド層８が設けられている。 - 特許庁

A PMOS transistor (Q8) is used as the shunt resistor and a constant voltage is applied between a source and a gate of the PMOS transistor.例文帳に追加

シャント抵抗としてＰＭＯＳトランジスタ（Ｑ８）を用い、ＰＭＯＳトランジスタのソースとゲート間に一定電圧を印加する。 - 特許庁

A source/drain 160 comprising silicide is formed on both sides of the gate 150a, and a conductive film 150b is embedded in the groove.例文帳に追加

ゲート１５０ａの両側にはシリサイドよりなるソース／ドレイン１６０が位置し、溝には導電膜１５０ｂが埋め込まれている。 - 特許庁

The germanium is implanted before the gate, source, and drain are formed, so an inversion short channel effect which is shown with normal FETs is reduced.例文帳に追加

ゲルマニウムはゲート、ソース及びドレイン形成以前に打ち込まれ、通常ＦＥＴで見られる逆短チャネル効果を低減する。 - 特許庁

As a result, the values of the gate voltage V_g and source voltage V_s immediately before beginning of the second Vth correction are suppressed low.例文帳に追加

その結果、２回目のＶｔｈ補正を始める直前のゲート電圧Ｖ_ｇおよびソース電圧Ｖ_ｓの値が低く抑えられる。 - 特許庁

Cell writing is carried out by applying a bias voltage to the common control gate line and source/drain of the sense transistor.例文帳に追加

セルの書き込みは、センストランジスタの共通コントロールゲートライン及びソース／ドレインに電圧のバイアスをかけることによりもたらされる。 - 特許庁

One or more aperture parts are formed on the gate electrode and the source electrode is connected to a lead frame through the aperture parts.例文帳に追加

ゲート電極には一ヶ所以上の開口部があり、ソース電極とリードフレームとの接続は、この開口部を介してなされる。 - 特許庁

In a polysilicon liquid crystal display device, a pixel region 1, a source driver 2 and a gate driver 3 are formed on one substrate 5.例文帳に追加

このポリシリコン液晶表示装置は、画素部１とソースドライバ２とゲートドライバ３が同一基板５上に形成されている。 - 特許庁

High-concentration source-drain regions 102 are formed by injecting As while using the dummy gate electrode 104 as an injection mask.例文帳に追加

ダミーゲート電極１０４を注入マスクとしてＡｓの注入を行なって、高濃度ソース・ドレイン領域１０２を形成する。 - 特許庁

The second gate structure 52 is formed on the source region 25 through a second insulating film 32 thicker than the first insulating film 31.例文帳に追加

第２ゲート構造５２は、第１絶縁膜３１より厚い第２絶縁膜３２を介してソース領域２５上に形成される。 - 特許庁

Thereby the lower electrode 41 (first electrode), the source wiring 16 and the gate wiring 21 form a light shielding layer.例文帳に追加

これによって、下電極４１（第一電極）、ソース配線１６、及びゲート配線２１は、本発明における遮光層を形成する。 - 特許庁

A grooved contact hole 15bs is formed over on a plurality of back gate diffusion layers 7bs and on the source 7s.例文帳に追加

複数のバックゲート拡散層７ｂｓ上及びソース７ｓ上にまたがって溝状のコンタクトホール１５ｂｓが形成されている。 - 特許庁

In addition, a low-resistance layer is formed on the source region 116, the drain region 117, and a gate electrode 115.例文帳に追加

加えて、ソース領域１１６，ドレイン領域１１７領域上およびゲート電極１１５上に低抵抗層を形成する。 - 特許庁

At this time, the source layers 14 and carrier extraction layers 15 are disposed by turns in a direction wherein the trench gate electrodes 19 extend.例文帳に追加

このとき、ソース層１４及びキャリア抜き層１５は、トレンチゲート電極１９が延びる方向に沿って交互に配置する。 - 特許庁

The edges of the back-gate regions at the drain regions sides are located closer to the drain regions sides than to the edges of the source regions at the drain regions sides.例文帳に追加

バックゲート領域のドレイン領域側の端が、ソース領域のドレイン領域側の端よりも、ドレイン領域側に位置する。 - 特許庁

The source of the transistor 10 outputs a voltage whose level is shifted from the input voltage to the gate by the shift voltage.例文帳に追加

このトランジスタ１０のソースからゲ−トへの入力電圧に対してシフト電圧分だけレベルシフトした電圧が出力される。 - 特許庁

A source/drain region is formed on both sides of the Y direction of a laminated gate electrode 6 and on the upper side of the silicone oxide film 8.例文帳に追加

ソース／ドレイン領域が積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。 - 特許庁

On the n-AlGaN layer 104, a source electrode 201, a drain electrode 202, and a gate electrode 203 are formed on the n-AlGaN layer 104.例文帳に追加

ｎ−ＡｌＧａＮ層１０４上には、ソース電極２０１、ドレイン電極２０２、及びゲート電極２０３が形成されている。 - 特許庁

Then ions are implanted obliquely into the substrate 81, to form a shallow source/drain diffusion layer 131 under the gate sidewall 101.例文帳に追加

次に基板８１に対して斜めにイオン注入し浅いソース−ドレイン拡散層１３１をゲート側壁１０１下に形成する。 - 特許庁

A pair of source/drain regions are formed in the surface of the semiconductor substrate so as to pinch a region below the gate electrode.例文帳に追加

半導体基板の表面内には、ゲート電極の下の領域を挟むように１対のソース／ドレイン領域が形成される。 - 特許庁

A diode 19 is connected between the source electrode of the MOSFET17 and the gate electrode of the 3-terminal thyristor 15.例文帳に追加

ＭＯＳＦＥＴ１７のソース電極と前記３端子サイリスタ１５のゲート電極間にはダイオード１９が接続されている。 - 特許庁

On the polyparaxylylene layer 7b of the gate insulating film 7, a source electrode 9s and a drain electrode 9d are patterned and formed.例文帳に追加

ゲート絶縁膜７のポリパラキシリレン層７ｂ上にはソース電極９ｓおよびドレイン電極９ｄがパターン形成されている。 - 特許庁

In the region D, a switching transistor containing a gate electrode 7 and n^+ type source drain regions 5a-5c, and a capacitor are formed.例文帳に追加

領域Ｄではゲート電極７およびＮ＋型ソース・ドレイン領域５ａ〜５ｃを含むスイッチングトランジスタとキャパシタが形成される。 - 特許庁

A silicide film 22 is formed on the whole upper surface of the gate electrode 21, the source area 15, and the drain area 17.例文帳に追加

ゲート電極２１の上面全体、ソース領域１５上及びドレイン領域１７上にはシリサイド膜２２が形成されている。 - 特許庁

The electron supply layer 15 is covered with an insulating film 14, and the source, gate, and drain electrodes 11, 12, 13 are provided.例文帳に追加

電子供給層１５上は絶縁膜１４で覆い、ソース電極１１，ゲート電極１２およびドレイン電極１３を設ける。 - 特許庁

The embedded conductive layer (24) is electrically insulated from the gate electrode (18) and the source/drain regions (28) of the transistor (32).例文帳に追加

この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。 - 特許庁

A length of the gate electrode PO in a direction from one of the pair of source/drain regions to the other is less than 45 nm.例文帳に追加

上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。 - 特許庁

At least one conductive path electrically connects the field plate 32 to the source electrode 20 or the gate electrode 24.例文帳に追加

少なくとも１つの導電性経路が、フィールドプレート３２をソース電極２０またはゲート電極２４に電気的に接続する。 - 特許庁

By the lift-off method using the resist pattern RP4a, the source and drain electrodes aligned with the gate electrode GE2 are formed.例文帳に追加

このレジストパターンＲＰ４ａを用いたリフトオフ法により、ゲート電極ＧＥ２に整合したソース・ドレイン電極を形成する。 - 特許庁

The switching element 4 is composed of a MOSFET element with its surface mounted by a gate electrode 4a and a source electrode 4b.例文帳に追加

スイッチング素子４はＭＯＳＦＥＴ素子で構成され、その表面にはゲート電極４ａとソース電極４ｂとを有する。 - 特許庁

During the operations, the thin-film transistor Tr2 is repeatedly or continuously applied with a forward bias between the gate and source through wires.例文帳に追加

動作中、薄膜トランジスタＴｒ２には、配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる。 - 特許庁

Upon a correcting operation, a current for bias is caused to flow so as to maintain the voltage between the gate and the source of a correction target transistor in a capacity.例文帳に追加

補正動作の時に、バイアス用の電流を流して、補正対象のトランジスタのゲート・ソース間電圧を容量に保持する。 - 特許庁

A MOSFET having a gate range G, a drain range D, a source range S and a channel range K is provided.例文帳に追加

ゲート領域Ｇ、ドレイン領域Ｄ、ソース領域Ｓおよびチャネル領域Ｋの設けられたＭＯＳＦＥＴが設けられている。 - 特許庁

Then while keeping the level of a gate section 9 positive, the source section is set to a negative bias, that is, to a pinched off state.例文帳に追加

よって、ゲート部９の電位が正電位のままで、ソース部電位に対して負バイアスにする、つまりピンチオフすることが可能となる。 - 特許庁

The cascade connection of an MOS transistor M2, to which a constant voltage VB is applied to the gate, is performed to a source grounded MOS transistor M1.例文帳に追加

ソース接地されたＭＯＳトランジスタＭ１には、ゲートに定電圧Ｖ_Bが印加されたＭＯＳトランジスタＭ２がカスコード接続される。 - 特許庁

The lamp circuit 250 is connected to the gate 232 of the FET 230 and used for supplying the current to the loads 220 and 225 connected to the source 234 of the FET 230.例文帳に追加

ランプ回路250は、FET230のゲート232に結合され、FET230のソース234に結合された負荷(220,225)に電流を供給するために使用される。 - 特許庁

The MOS transistor is provided with a lead frame 21, a pellet 24 packaged on the lead frame 21, source, drain, and gate lead terminals 22, 28 and 29, a drain and a gate, an envelope for sealing the pellet 24 with a resin, and a plate-like connector 27 for connecting the source pellet 24 and the source lead terminal 29 at least.例文帳に追加

リードフレーム２１と、このリードフレーム２１に搭載されたペレット２４と、ソース、ドレイン及びゲート用リード端子２２，２８，２９と、前記ペレット２４を樹脂封止する外囲器と、前記ペレット２４とソース用リード端子２９を少なくとも接続する平板状のコネクター２７とを具備することを特徴とするＭＯＳ型トランジスタ。 - 特許庁

The source follower transistor contains a source region and a drain region where a substance of primary conductivity-type is doped, a gate region where a substance of secondary conduction type as opposed to the primary conduction type is doped, and buried channel of the primary conductivity-type located between the source region and the drain region under the gate region.例文帳に追加

ソースフォロアトランジスタは第１導電型の物質がドーピングされたソース領域及びドレイン領域、第１導電型と反対の第２導電型の物質がドーピングされたゲート領域、ゲート領域下の前記ソース領域とドレイン領域との間に位置する第１導電型ベリードチャンネルを具備する。 - 特許庁

A Darlington amplifier is constituted by connecting a gate terminal of a second primary stage source grounding MOSFET 53 with a transmission track 2 on the input side, connecting a drain terminal with a gate terminal of a second rear stage source grounding MOSFET 54 and connecting a drain terminal of the second rear stage source grounding MOSFET 54 with a transmission track 4 on the output side.例文帳に追加

第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子を入力側伝送線路２に接続し、ドレイン端子を第２の後段ソース接地ＭＯＳＦＥＴ５４のゲート端子に接続し、第２の後段ソース接地ＭＯＳＦＥＴ５４のドレイン端子を出力側伝送線路４に接続し、ダーリントン増幅器を構成する。 - 特許庁

This circuit is composed of a source-grounded transistor 2, gate-grounded transistor 3 cascade connecting a source terminal to the drain terminal of the transistor 2, resistor 4 connected between the gate terminal of the transistor 2 and the drain terminal of the transistor 3, and resistor element 5 connected between the drain terminal of the transistor 3 and a power source terminal 6.例文帳に追加

ソース接地のトランジスタ２と、ソース端子がトランジスタ２のドレイン端子にカスコード接続されたゲート接地のトランジスタ３と、トランジスタ２のゲート端子とトランジスタ３のドレイン端子との間に接続した抵抗素子４と、トランジスタ３のドレイン端子と電源端子６との間に接続した抵抗素子５とで構成した。 - 特許庁

Then, a data line 133, a source electrode 117 electrically connected to the data line 133, a drain electrode 119 which is arranged being separated from the source electrode 117, and a semiconductor pattern which is arranged above the gate electrode 118 and between the source electrode 117 and the drain electrode 119, are formed on the gate insulating film 126.例文帳に追加

続いて、ゲート絶縁膜１２６上にデータライン１３３、データライン１３３に電気的に接続されるソース電極１１７、ソース電極１１７と離隔されて配置されるドレイン電極１１９、及びゲート電極１１８上でソース電極１１７とドレイン電極１１９との間に配置される半導体パターンを形成する。 - 特許庁

An organic thin film transistor (semiconductor device) 1 is composed by including a gate electrode 3, a gate insulating film 5, a source 7s, a drain 7d and a semiconductor thin film 9 forming a channel layer between the source 7s and the drain 7d, the channel layer between the source 7s and the drain 7d being formed of an organic semiconductor material represented by general formula (1).例文帳に追加

ゲート電極３、ゲート絶縁膜５、ソース７ｓ、ドレイン７ｄ、およびソース７ｓ−ドレイン７ｄ間のチャネル層を構成する半導体薄膜９を有し、下記一般式（１）に示す有機半導体材料を用いてソース７ｓ−ドレイン７ｄ間のチャネル層を構成してなる有機薄膜トランジスタ（半導体装置）１である。 - 特許庁

The first transistor 201 and the second transistor 202 are formed in the well of a semiconductor substrate; the first transistor 201 includes a single poly floating gate 306, a first drain region 302, and a first source region; and the second PMOS transistor 202 has a single poly-selection gate and a second source region; and the first source region of the first transistor is set as the drain region of the second transistor.例文帳に追加

第一トランジスター２０１は単一ポリフローティングゲート３０６と、第一ドレイン領域３０２と第一ソース領域とを含み、第二ＰＭＯＳトランジスター２０２は単一ポリ選択ゲートと第二ソース領域とを含み、第一トランジスターの第一ソース領域は第二トランジスターのドレイン領域とされる。 - 特許庁

To provide an electron emitting source capable of obtaining uniform electron emission characteristics since a distance between a gate electrode and the electron emitting source can be maintained at a value close to a design value, and preventing short-circuiting phenomenon between the electron emitting source and the gate electrode due to excessive exposure, and to provide its manufacturing method, and an electron emitting element adopting it.例文帳に追加

ゲート電極と電子放出源との距離が設計値に近い値に維持されるため均一な電子放出特性を得ることができ，過露光による電子放出源とゲート電極とのショート現象を防止できる電子放出源，その製造方法及びそれを採用した電子放出素子を提供する。 - 特許庁

A source electrode 7 formed with a source pad 7A is formed on a gate insulating film 3, first-third contact holes 20, 30, 40 are appropriately formed on a passivation layer 9 which is formed on the source electrode 7 and on the gate insulating film 3, and a pixel electrode 6 is formed from a transparent electrode layer which is provided on the passivation layer 9.例文帳に追加

ゲート絶縁膜３の上にソースパッド７Ａが形成されたソース電極７を形成し、ソース電極７の上に形成したパッシベーション層９とゲート絶縁膜３に第１〜第３コンタクトホール２０、３０、４０を適宜形成し、パッシベーション層９上に設けた透明電極層にて画素電極６を形成する。 - 特許庁