「gate source」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

No sidewall formation material films 134 are present on a gate electrode 301 and source-drain regions 322, 323 of an amplification transistor Tr3 in the pixel, and the gate electrode 301 and source-drain regions 322, 323 of the amplification transistor Tr3 are subjected to non-silicide formation.例文帳に追加

画素内のアンプトランジスタＴｒ ３のゲート電極３０１上及びソース・ドレイン領域３２２、３２３上に、サイドウォール形成材料膜１３４が存在せず、アンプトランジスタＴｒ３のゲート電極３０１及びソース・ドレイン領域３２２，３２３が非シリサイド化されて成る。 - 特許庁

An input signal SI of a frequency (f) is distributed by a signal branching part and supplied to the gate of an FET 15A grounding the source and the source of an FET 15B with the AC ground of the gate, and the output signals of the FET 15A and 15B are synthesized by a signal synthesizing part.例文帳に追加

周波数ｆの入力信号ＳＩを信号分岐部で分配して、ソース接地のＦＥＴ１５Ａのゲートとゲート交流接地のＦＥＴ１５Ｂのソースとに供給し、ＦＥＴ１５Ａ及び１５Ｂの出力信号を信号合成部で合成する。 - 特許庁

The terminal circuit has a grounded-gate transistor in which a load impedance circuit is connected to a drain and the input terminal is connected to a source, and the source and the drain of the grounded-gate are connected to the input of the amplifying unit through first and second capacity elements.例文帳に追加

この終端回路は，ドレインに負荷インピーダンス回路が接続されソースに入力端子が接続されたゲート接地トランジスタを有し，ゲート接地トランジスタのソースとドレインとがそれぞれ第１，第２の容量素子を介して増幅ユニットの入力に結合されている。 - 特許庁

Consequently, when the compact surface-mounting package is mounted on a wiring substrate 11, a connection part of the source frame 5 and a source electrode wire 13 and a connection part of the gate frame 6 and a gate electrode wire 14 can be readily recognized visually from above the wiring substrate 11.例文帳に追加

従って、この小型面実装パッケージを配線基板１１上に実装すると、ソースフレーム５とソース電極配線１３との接続部およびゲートフレーム６とゲート電極配線１４との接続部は、配線基板１１の上方から容易に視認することができる。 - 特許庁

A gate electrode GE and a source electrode are formed on a second surface opposite to the first surface of the semiconductor chip 3, and metal plate terminals 6G, 6S are joined to the gate electrode GE and the source electrode SE via connection materials 5b, 5c.例文帳に追加

この半導体チップ３の第１面の反対面である第２面にはゲート電極ＧＥおよびソース電極が形成されており、そのゲート電極ＧＥおよびソース電極ＳＥには接続材５ｂ，５ｃを介して金属板端子６Ｇ，６Ｓが接合されている。 - 特許庁

The wide band gap semiconductor device includes a p+ type region 300 having an annular pattern in which a source Schottky trench 7b deeper than a gate trench 7a surrounds a surface pattern of the gate trench 7a on a surface, and the source Schotkky trench 7b is in contact with a bottom.例文帳に追加

ゲートトレンチ７ａの深さより深いソースショットキートレンチ７ｂが前記ゲートトレンチ７ａの表面パターンを表面で取り巻く環状パターンを有し、前記ソースショットキートレンチ７ｂが底部に接するｐ^+型領域３００を備えるワイドバンドギャップ半導体装置。 - 特許庁

Thereby an MOS transistor constituted of the common gate 13, the source 15 and the drain 16 and makes a current flow in the (a) direction and an MOS transistor which is constituted of the common gate 13, the source 18 and the drain 19 and makes a current flow in the (b) direction are formed.例文帳に追加

これにより、共通のゲート１３、ソース１５およびドレイン１６からなりａ方向に電流を流すＭＯＳトランジスタと、共通のゲート１３、ソース１８およびドレイン１９からなりｂ方向に電流を流すＭＯＳトランジスタとをそれぞれ形成する。 - 特許庁

A parasitic capacitance compensation part 21, extended from a source electrode 12, is overlapped on a gate wire 3 via an insulating film 6 and the overlapped area is made not to vary, even if alignment deviation between the gate electrode 2 and the source electrode 12 is generated.例文帳に追加

ソース電極１２から延出された寄生容量補償部２１はゲート線３上にゲート絶縁膜６を介して重ね合わされ、且つ、その重なり面積はゲート電極２とソース電極１２との間にアライメントずれが生じても変化しないようになっている。 - 特許庁

A low voltage resistance transistor shown in Fig.2(a) includes: a gate insulating film 15 and a first gate electrode 16 which are formed on a first region of a substrate 11 between source and drain regions 13, 14; and silicide layers 13A, 14A formed on the source and drain regions 13, 14.例文帳に追加

（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。 - 特許庁

The distance L2 between the wiring 41 to which a drain potential of a first stage source follower circuit is supplied and the gate electrode 37 is set longer than the distance L1 between a wiring 42 to which a drain potential of a second stage source follower circuit is supplied and the gate electrode 38.例文帳に追加

初段ソースフォロア回路１８のドレイン電位が供給される配線４１とゲート電極３７との間の距離Ｌ２を、次段ソースフォロア回路２０のドレイン電位が供給される配線４２とゲート電極３８との間の距離Ｌ１よりも長くする。 - 特許庁

The source electrode 11 and the drain electrode 12 are higher than the gate electrode 2 whereby the silicide of gate electrode 2 is effected completely, even when the source electrode 11 and the drain electrode 12 are formed so as to stay in the shallow region of the semiconductor substrate 1 through the diffusion of metal from the upper surfaces thereof.例文帳に追加

ゲート電極２よりソース及びドレイン電極１１、１２が高いから、ソース及びドレイン電極１１、１２を上面からの金属拡散により半導体基板１の浅い領域に留まるように形成しても、ゲート電極２は完全にシリサイド化される。 - 特許庁

When voltage is applied to the gate electrode, metal ions emitted from the gate electrode reversibly deposit as metal on the source and drain electrodes and on the insulator between the two electrodes, thereby controlling conduction and non-conduction between the source and the drain electrodes.例文帳に追加

ゲート電極に電圧を印加することにより、ゲート電極から出た金属イオンがソース、ドレイン両電極及びその間の絶縁体上に可逆的に金属として析出することにより、ソース電極とドレイン電極間の導通・非導通を制御する。 - 特許庁

The driver circuit includes high-voltage, thin film transistors (HVTFT) formed on a base board, and each HVTFT includes a control gate electrode, a source electrode, and a drain electrode in which the source electrode is located a first distance apart from the control gate electrode.例文帳に追加

ドライバ回路は、基板上に形成される複数の高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含み、各ＨＶＴＦＴは、制御ゲート電極、ソース電極、及び、該ソース電極が制御ゲート電極から第１の距離だけ離れるように配置されたドレイン電極を含む。 - 特許庁

In the driving substrate 50, a switching element Tr1 is formed which includes a drain D1 and a source S1 provided apart from each other on a surface of a semiconductor substrate, and a gate insulating film 4 and a gate G1 laminated in order in a region between the drain and the source.例文帳に追加

駆動基板５０には、半導体基板１の表面に互いに離間して設けられたドレインＤ１及びソースＳ１とこれらの間の領域に順次積層されたゲート絶縁膜４及びゲートＧ１とを有するスイッチング素子Ｔｒ１が形成されている。 - 特許庁

This overcurrent detecting circuit has a power MOSFET1 whose source region is divided into a main source part and a sub-source part, plural negative-feedback control circuits 11, 12 by which a negative-feedback control of a gate voltage of the power MOSFET1 is performed corresponding to a current flowing through a load 10, and a constant-current source 2.例文帳に追加

本発明の過電流検出回路は、ソース領域が主ソース部とサブソース部に分割されたパワーMOSFET１と、パワーMOSFET１のゲート電圧を負荷１０に流れる電流に応じて負帰還制御する複数の負帰還制御回路１１，１２と、定電流源２とを有する。 - 特許庁

The P^+ source layer 11 is provided on both sides of the P^+ source layer 9 so as to come into contact with the P^+ source layer 9 between the element isolation region and the P^+ source layer 9, and the end part is provided at the center end part of the element formation region 20 so as to overlap the gate insulating film.例文帳に追加

Ｐ^＋ソース層１１は、素子分離領域とＰ^＋ソース層９の間にＰ^＋ソース層９と接するように、Ｐ^＋ソース層９の両側に設けられ、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の中央端部に設けられる。 - 特許庁

Fluctuation of the voltage at the power source noise measuring point which is a power source noise generates fluctuation of the voltage between the gate and the source of the MOS transistor, and the ON/OFF state of the MOS transistor or fluctuation of a drain current value generated by the fluctuation is observed, to thereby measure the power source noise.例文帳に追加

電源ノイズである電源ノイズ測定点の電圧の変動が、ＭＯＳトランジスタのゲート−ソース間電圧の変動となり、その変動が起こすＭＯＳトランジスタのＯＮ／ＯＦＦ状態もしくはドレイン電流値の変動を観測することで、電源ノイズを測定する。 - 特許庁

A power source disconnection signal transmitting buffer 101 of an inter-frame bus interface card (inter-frame I/F) 61 normally outputs 'L', and when a power source disconnection of an inter-frame I/F 62 of a frame 2 is detected by a power source disconnection detecting part 82, the gate terminal of a power source disconnection signal transmitting buffer 102 is closed.例文帳に追加

架間バスインタフェースカード（以下、架間Ｉ／Ｆと称す）６１の電源断信号送信バッファ１０１は通常”Ｌ”を出力しているが、架２の架間Ｉ／Ｆ６２の電源断を電源断検出部８２で検出すると、電源断信号送信バッファ１０２のゲート端子を閉じる。 - 特許庁

To provide a semiconductor device that has a fine MOS transistor where a thin gate oxide film is used, a source/drain region is formed by self alignment, and a shallow channel has a gate length of 0.5 μm or less.例文帳に追加

薄いゲート酸化膜を用い、セルファラインでソース／ドレイン領域が形成され、浅いチャネル領域が０．５μｍ以下のゲート長を持つ微細なＭＯＳトランジスタを備えた半導体装置を提供する。 - 特許庁

An enhancement type NMOS transistor MN1 has a back gate connected to a low potential power terminal 2, a drain and a gate connected to a high potential power terminal 1, and a source connected to a signal input terminal 3.例文帳に追加

エンハンスメント型ＮＭＯＳトランジスタＭＮ１のバックゲートを低電位電源端子２に接続し、ドレインとゲートを高電位電源端子１に接続し、ソースを信号入力端子３に接続する。 - 特許庁

To obtain a nonvolatile memory in which erasure is accomplished by passing a tunnel current between the channel region and a floating gate without providing any overlapped part between the floating gate and the source.例文帳に追加

本発明は、不揮発性メモリにおいて、フローティングゲートとソースとの間にオーバーラップ部分を設けずに、チャネル領域とフローティングゲートとの間でトンネル電流を流して消去を行うことを特徴とする。 - 特許庁

The NAND gate 39, which is a poststage of the clock propagation control gate 32, comprises nMOS transistors 42 and 43, and pMOS transistors 40 and 41 which are connected to a common source drain.例文帳に追加

このクロック伝搬制御ゲート３２の後段のＮＡＮＤゲート３９は、ｎＭＯＳトランジスタ４２，４３及びソース・ドレインがそれぞれ共通に接続されたｐＭＯＳトランジスタ４０，４１で構成されている。 - 特許庁

In a writing period P2, the gate voltage Vg is set as "Vdata+Vth_TR" by connecting a data line 15 (voltage Vdata) with a drain of the drive transistor Tdr and simultaneously connecting a source and the gate of the drive transistor Tdr.例文帳に追加

書込期間Ｐ2では、データ線１５（電圧Ｖdata）と駆動トランジスタＴdrのドレインとを接続するとともに駆動トランジスタＴdrのソースとゲートを接続することによって、ゲート電圧Ｖgを「Ｖdata＋Ｖth_TR」とする。 - 特許庁

A low-side detection transistor MS_L is of the same type with the low-side transistor M2, and has a source connected to a ground terminal 108 and receives the gate signal SG_L of the low-side transistor M2 at a gate of the low-side detection transistor MS_L.例文帳に追加

ローサイド検出トランジスタＭＳ_Ｌは、ローサイドトランジスタＭ２と同型であり、そのソースが接地端子１０８に接続され、そのゲートにローサイドトランジスタＭ２のゲート信号ＳＧ_Ｌを受ける。 - 特許庁

A gate electrode 16 is formed on a P-type silicon layer 12 of an SOI substrate via gate insulating film 15, an n+ type source region 13 and a drain region 14 are formed, and a MOS transistor is formed.例文帳に追加

ＳＯＩ基板のｐ型シリコン層１２に、ゲート絶縁膜１５を介してゲート電極１６が形成され、ｎ^+型ソース領域１３及びドレイン領域１４が形成されて、ＭＯＳトランジスタが作られる。 - 特許庁

A gate insulating film 12B, a gate electrode 2, an interlayer dielectric 12C, a video line D and a source electrode 4 are layered in this order on an upper layer of an active element that a first substrate 10A has.例文帳に追加

第１の基板１０Ａに有するアクティブ素子の上層に形成されたゲート絶縁膜１２Ｂ、ゲート電極２、層間絶縁膜１２Ｃ、映像線Ｄとソース電極４とをこの順で積層する。 - 特許庁

U-shaped pillars 30 penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG, each having one end connected to a source line SL and the other end connected to a bit line BL are arranged in the laminate.例文帳に追加

また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁

A source/drain area S/D is formed on a substrate 11 at the both sides of a main gate electrode 151 and a side wall(spacer) 161 through a gate insulating film(not shown in the figure) on a P^- area 13 as a body.例文帳に追加

ボディーとしてのＰ^−領域１３上にゲート絶縁膜（図示せず）を介して主ゲート電極１５１、側壁（スペーサ）１６１、両側の基板１１にはソース／ドレイン領域Ｓ／Ｄが形成されている。 - 特許庁

The liner prevents a silicide formation of the side wall of the gate stack which generates an electric shortage, and determines a location of the silicide formation within source and drain regions inside the substrate at the lower part of the transistor gate stack.例文帳に追加

ライナは、電気的短絡を生じることがあるゲート・スタックの側壁のシリサイド形成を防ぎ、トランジスタ・ゲート・スタックの下部の基板内のソースおよびドレイン領域内のシリサイド形成の所在を決定する。 - 特許庁

When a hole is trapped to a gate insulating film of the TFT 214 for drive by writing of a display signal D in the previous time, the hole is extracted from the gate insulating film to a source or a drain.例文帳に追加

駆動用ＴＦＴ２１４のゲート絶縁膜に、前回の表示信号Ｄの書き込みにより、正孔がトラップされていたとすると、正孔はゲート絶縁膜からソースあるいはドレインに引き抜かれる。 - 特許庁

On the both sides of the gate region 66, a source region 68 composed of an n-region and a drain region 70 are formed and a channel region 72 composed of an n-region is formed below the gate region 66.例文帳に追加

ゲート領域６６の両側には、ｎ^+領域からなるソース領域６８、ドレイン領域７０が形成され、ゲート領域６６の下方がｎ領域からなるチャネル領域７２となっている。 - 特許庁

To form in a self-aligned manner a connection hole connecting to a source and a drain of MISFET relative to a gate electrode regardless of the material of an insulation film covering the top and side wall of the gate electrode.例文帳に追加

ゲート電極の上部および側壁を覆う絶縁膜の材質に関係なく、ＭＩＳＦＥＴのソース、ドレインに接続する接続孔をゲート電極に対して自己整合的に形成する。 - 特許庁

Also, the source driver 14 and the gate driver 8 are connected by third wiring 20 and a control signal from the timing generation circuit 15 is supplied through the third wiring 20 to the gate driver 8.例文帳に追加

また、ソースドライバ１４とゲートドライバ８とは、第３配線２０にて接続されており、タイミング発生回路１５からの制御信号は、第３配線２０を介してゲートドライバ８に供給される。 - 特許庁

Continuously, the polycrystalline silicon film used as a control gate 5 is allowed to grow, the control gate 5 is formed by patterning, and a region 6 that becomes drain and source regions is formed for manufacturing a nonvolatile semiconductor memory.例文帳に追加

続けてコントロールゲート５となる多結晶シリコン膜を成長させ、コントロールゲート５を、パターンニングにより形成し、ドレイン、ソース領域となる領域６を形成して不揮発性半導体メモリを製造する。 - 特許庁

A gate electrode 14, a source-drain region 13, and a N-type diffusion region 15 are formed on the surface of the region 12, and the capacitive element is formed with a gate oxide 16 as a dielectric.例文帳に追加

Ｎ型ウェル領域１２の表面にゲート電極１４、ソース・ドレイン領域１３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を誘電体として容量素子を形成する。 - 特許庁

The other signal line, which is not connected to the gate, forms parasitic capacity similar to gate capacity with a node electrically connected to the source or drain of the decoding transistor.例文帳に追加

ゲートと非接続である他方の信号線は、このデコードトランジスタのソースまたはドレインと電気的に接続されたノードとの間に、ゲート容量と同様の寄生容量を形成するように配置される。 - 特許庁

The gate of a step-down MOS transistor QP1 is connected to the gate of a MOS transistor as a sense current source for the bit line, and both MOS transistors constitute a current mirror circuit.例文帳に追加

降圧用ＭＯＳトランジスタＱＰ１のゲートは、ビット線に対するセンス電流源としてのＭＯＳトランジスタのゲートに接続され、両ＭＯＳトランジスタによりカレントミラー回路が構成されている。 - 特許庁

The sampling transistor Tr1 has a gate connected to a scanning line WS and has a source/drain of which one side is connected to a signal line SL, and the other side is connected to a gate of the drive transistor Trd.例文帳に追加

サンプリングトランジスタＴｒ１は、そのゲートが走査線ＷＳに接続し、そのソース／ドレインの一方が信号線ＳＬに接続し、他方がドライブトランジスタＴｒｄのゲートに接続している。 - 特許庁

A source 5, a first gate 6, a second gate 7 and a drain 7 each of which has a metal electrode are arranged in this order on the surface of a semiconductor layer 3 and are spaced apart.例文帳に追加

半導体層３上でこの半導体層３の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース５、第１ゲート６、第２ゲート７、ドレイン８をこの順に備える。 - 特許庁

In addition, in order to protect the surfaces of the gate electrode 10 and the source electrode 11 from a damage and stain, they are entirely covered with the protective film 13, and a recessed and projecting part is formed on the surface of the gate electrode 10.例文帳に追加

さらに、ゲート電極１０とソース電極１１の表面を傷や汚染から保護するために保護膜１３で全体が覆われ、ゲート電極１０の表面には凹凸部が形成されている。 - 特許庁

To provide an operation device for a sluice gate opening/closing apparatus which can share an engine used as a power source for operating the sluice gate opening/closing apparatus with other sluice gates and also can accept manual operation.例文帳に追加

水門開閉機を操作するための動力として使用するエンジンを他の水門と共用することができるとともに、手動操作も可能となる水門開閉機操作装置を提供する。 - 特許庁

To obtain a high frequency semiconductor switch that prevents a current leakage occurring between a drain and back gate and between a source and the back gate in a transistor, thereby preventing increase in transmission loss of the high frequency signal.例文帳に追加

トランジスタのドレインとバックゲート間およびソースとバックゲート間に生じる電流の漏洩を抑圧し、高周波信号の透過損失の増大を抑制できる高周波半導体スイッチを得る。 - 特許庁

In the Nch MIS transistor NT2, a high potential side power source V_DD voltage is input into a drain, and an output voltage (gate voltage) V_G output from the differential amplifier circuit 1 is input into a gate.例文帳に追加

Ｎｃｈ ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力する。 - 特許庁

An MOSFET 2 comprises a source region 12, a drain region 13, and a base electrode 20, which acts as a gate electrode and is formed through a gate insulating film 16, on a semiconductor substrate 11.例文帳に追加

ＭＯＳＦＥＴ２は半導体基板１１に形成されたソース領域１２、ドレイン領域１３、ゲート絶縁膜１６を介して形成されたゲート電極としての下地電極２０により構成されている。 - 特許庁

After side walls 20 are formed on side walls of the gate electrode 17, source/drain regions 21, 22 are formed by impurity implantation and heat treatment with the side wall 20 and gate electrode 17 as masks.例文帳に追加

ゲート電極１７の側壁にサイドウォール２０を形成した後、サイドウォール２０及びゲート電極１７をマスクとした不純物注入及び熱処理によりソース／ドレイン領域２１，２２を形成する。 - 特許庁