「gate-capacitance」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The resistors R6, R7, R15, R16, R23, R24 change phases of voltages Vgs, Vgd applied to a gate-source capacitance Cgs and a gate-drain capacitance Cgd in the transistors Qtx1 to Qtx4, Qrx1 to reduce a harmonic distortion amount thereby.例文帳に追加

これら抵抗Ｒ６，Ｒ７，Ｒ１５，Ｒ１６，Ｒ２３，Ｒ２４は、トランジスタＱｔｘ１〜Ｑｔｘ４，Ｑｒｘ１におけるゲート−ソース間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄにかかる電圧Ｖｇｓ，Ｖｇｄの位相が変化させ、それにより高調波歪み量を低減させる。 - 特許庁

Thus, in the extracting section 16S of the gate electrode 16, since a long distance is secured between the gate electrode 16 and the corner section 12C of the N-type semiconductor layer 12, the occurrence of the gate leak current is prevented and the gate capacitance can be reduced.例文帳に追加

これにより、ゲート電極１６の引き出し部１６Ｓにおいてゲート電極１６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。 - 特許庁

In accumulated capacitance or parasitic capacitance between the gate and drain in a pixel, a difference in the liquid crystal capacitance between respective pixels is compensated by setting an area, film thickness of an insulating film, or a dielectric constant correspondingly to the cell gap lengths of R, G, B.例文帳に追加

画素内の蓄積容量もしくはゲート・ドレイン間寄生容量において、面積、絶縁膜の膜厚、あるいは絶縁膜の比誘電率を、Ｒ、Ｇ、Ｂのセルギャップに対応させて設定することにより、各画素の液晶容量の差を補う。 - 特許庁

To provide fabrication steps which provide a low gate-to-drain capacitance (C_GD) and are compatible with standard CMOS flow.例文帳に追加

低いゲート・ドレイン間容量（Ｃ_GD）を提供し、その上で、標準ＣＭＯＳフローと互換性を持つ製造工程を提供する。 - 特許庁

To provide an output circuit the power consumption of which can be reduced by decreasing a current flowing into gate capacitance of an output transistor.例文帳に追加

出力トランジスタのゲート容量に流入する電流を低減することにより、回路の消費電力を削減する。 - 特許庁

To provide a recess transistor reducing gate capacitance and improving the switching speed of an element, and provide its manufacturing method.例文帳に追加

ゲートキャパシタンスを低減し、素子のスイッチング速度を向上させることのできるリセストランジスタ及びその製造方法を提供すること。 - 特許庁

To provide a technology manufacturing a power MISFET having a desired gate breakdown voltage, while controlling an increase in the parasitic capacitance.例文帳に追加

寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーＭＩＳＦＥＴを製造できる技術を提供する。 - 特許庁

Furthermore, in the reception circuit RX, a capacitor C1 indicating gate capacitance or the like of an MIS transistor that becomes an input buffer is provided.例文帳に追加

また、受信回路ＲＸでは、入力バッファとなるＭＩＳトランジスタのゲート容量等を示す容量Ｃ１が設けられる。 - 特許庁

A voltage applied to an input/output terminal 2 is divided by these capacitance elements, and a corresponding divided voltage is applied to the gate.例文帳に追加

入出力端子２に印加される電圧は、これら容量素子によって分圧され、当該分圧電圧がゲートに印加される。 - 特許庁

Thus constitution of the gate electrode 16 lessens the area opposite to a substrate 11, to lower capacitance C.例文帳に追加

このゲート電極１６の構成によると、基板１１と対向する面積が小さくなるため、静電容量Ｃが低減する。 - 特許庁

To provide a semiconductor device and a manufacturing method of the same which reduce capacitance between a gate electrode and a field plate electrode.例文帳に追加

ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device with capacitance reduced between its floating gate electrodes, and to provide a method for manufacturing the same.例文帳に追加

浮遊ゲート電極間の電気容量を小さくした不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

The lower part of a pixel electrode 11 is bonded with a parasitic capacitance compensation pattern 2, which is provided near the gate wire 3 via a contact hole 23 formed on the gate insulating film 6.例文帳に追加

画素電極１１の下辺部は、ゲート線３の近傍に設けられた寄生容量補償用パターン２２に、ゲート絶縁膜６に形成されたコンタクトホール２３を介して接続されている。 - 特許庁

The gate wiring 12 and the drain wiring 14 are extended to reduce the distance between them to increase the capacitance between the gate wiring 12 and the drain wiring 14.例文帳に追加

ゲート用配線１２およびドレイン用配線１４の距離が近接するように伸張することによって、ゲート用配線１２およびドレイン用配線１４の間の電気容量を増加させる。 - 特許庁

The occurrence of parasitic capacitance is prevented by controlling a potential of a well at the lower part of a gate electrode 2 using a well contact plug 8 that penetrates a hole part 27 formed on a gate electrode wiring 3.例文帳に追加

ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。 - 特許庁

To provide an active matrix liquid crystal display which can lessen the dispersion within itself of the capacitance between the source and gate and between the drain and gate of a thin film transistor.例文帳に追加

薄膜トランジスタのソース・ゲート間容量及びドレイン・ゲート間容量の液晶表示装置内におけるバラツキを小さくすることができるアクティブマトリクス型液晶表示装置を提供する。 - 特許庁

Thickness of the tunnel dielectric film 23 and gate dielectric film 21 is adjusted so that the capacitance of the tunnel dielectric film 23 is equivalent to that of the gate dielectric film 21 or less.例文帳に追加

また、トンネル誘電体膜２３のキャパシタンスがゲート誘電体膜２１のキャパシタンスと同等以下となるようにトンネル誘電体膜２３とゲート誘電体膜２１の厚さが調整される。 - 特許庁

To obtain a semiconductor device and a manufacturing method thereof whereby the off-capacitance can be reduced by reducing the gate-drain and gate-source fringe capacitances with reducing the on-resistance.例文帳に追加

オン抵抗を低減しながらも、ゲート・ドレイン間及びゲート・ソース間のフリンジング容量を低減してオフ容量を低減することができる半導体装置及びその製造方法を提供する。 - 特許庁

To restrain malfunctions due to variations in the floating gate threshold potential or the capacitance on a terminal, coupled capacitively with a floating gate or due to the noise or the fluctuation of input signals.例文帳に追加

フローティングゲートしきい値電位やフローティングゲートに容量結合される端子の容量値のバラツキに起因する誤動作、入力信号のノイズやゆらぎに起因する誤動作を抑制する。 - 特許庁

To highly accurately find out the output load delay component and wiring delay component of a gate by integrally simulating the output impedance and wiring resistance/wiring capacitance (wiring RC) of the gate.例文帳に追加

ゲートの出力インピーダンスと配線抵抗・配線容量（配線ＲＣ）と一体化してシミュレーションすることで、ゲートの出力負荷遅延成分と配線遅延成分とを高精度に求める。 - 特許庁

The oxide insulating layer for covering the peripheral portion (including the side surface) of the oxide semiconductor layer is provided to increase a distance between the gate insulating layer and a wiring layer (such as a source wiring layer and a capacitance wiring layer) formed on the upper part or periphery of the gate electrode layer so as to reduce the parasitic capacitance.例文帳に追加

酸化物半導体層の周縁部（側面を含む）を覆う酸化物絶縁層は、ゲート電極層と、その上方または周辺に形成される配線層（ソース配線層や容量配線層など）との距離を大きくし、寄生容量の低減を図る。 - 特許庁

To improve circuit simulation accuracy by extracting parasitic capacitance (overlapping capacitance value) of overlapped portions of a gate electrode and source/drain regions of a MOS transistor by using a small-area test pattern and precision is improved.例文帳に追加

ＭＯＳトランジスタのゲート電極とソース／ドレイン領域の重なり部分の寄生容量（オーバーラップ容量値）を小面積のテストパターンにより高精度に抽出して回路シミュレーション精度を向上する。 - 特許庁

Still further, one terminal of a first capacitance element C1 is electrically connected to the gate of the first transistor Tn1, and one terminal of a second capacitance element C2 is electrically connected to the output terminal OUT.例文帳に追加

さらに、第１トランジスタのゲートには第１容量素子Ｃ１の一方の端子が電気的に接続され、出力端子ＯＵＴには第２容量素子Ｃ２の一方の端子が電気的に接続される。 - 特許庁

Although the source of the write-in transistor may be intentionally provided with a capacitor, the gate capacitance of the CMOS inverter, or the parasitic capacitance, etc., between a positive electrode and a negative electrode of the CMOS inverter can be used.例文帳に追加

書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。 - 特許庁

An MOS transistor is arranged in the peripheral function block 4, is connected to one of the power supply [VDD] and the power supply [GND] by a back gate, is connected to the other power supply by a gate thereof, and generates parasitic capacitance between the gate and the back gate in the non-operation mode.例文帳に追加

ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 - 特許庁

The liquid crystal display device includes: a thin film transistor in which a gate electrode is formed on the under layer side of a gate insulation film and a drain electrode and a source electrode are formed on the above layer side of the gate insulation film; and an auxiliary capacitance electrode formed on the same layer as the gate electrode.例文帳に追加

ゲート絶縁膜の下層側にゲート電極が形成されるとともに、ゲート絶縁膜の上層側にドレイン電極及びソース電極が形成された薄膜トランジスタと、ゲート電極と同一層に形成された補助容量電極とを備えた液晶表示装置である。 - 特許庁

To provide a field-effect transistor having a T-shaped gate electrode, together with its manufacturing method which has a reduced source resistance, a reduced gate resistance, and a reduced gate capacitance while keeping a sufficient gate breakdown voltage, and which can be manufactured with high accuracy and a high yield.例文帳に追加

ソース抵抗およびゲート抵抗を低減し、十分なゲート耐圧を保ちつつ、ゲート容量を低減し、高精度にかつ歩留りよく形成することができるＴ型ゲート電極を備えた電界効果型半導体装置およびその製造方法を提供することである。 - 特許庁

Further, one of the terminals of holding capacitance C_S arranged in parallel to liquid crystal capacitance C_LC is connected to the source or drain terminal of the CMOS transmission gate TG, and the other terminal of the holding capacitance C_S is connected to the scanning line Y_n-1 of the next pixel.例文帳に追加

さらに、液晶容量Ｃ_ＬＣと並列に配置された保持容量Ｃ_ｓの一方の端子を、ＣＭＯＳトランスミッションゲートＴＧのソースまたはドレイン端子に接続し、保持容量Ｃ_ｓの他方の端子を、隣の画素の走査線Ｙ_ｎ−１に接続した。 - 特許庁

To provide a trench DMOS field-effect transistor and its manufacturing method by which the capacitance between drain and gate can be reduced.例文帳に追加

ドレイン・ゲート間容量を低減させることが可能なトレンチ型ＤＭＯＳ電界効果トランジスタ及びその製造方法を実現する。 - 特許庁

To provide a semiconductor element where the gate-source capacitance of a FET acting like a main switch element can be short-circuited with a low impedance.例文帳に追加

主スイッチ素子となるＦＥＴのゲート・ソース間容量を低いインピーダンスで短絡することが可能な半導体素子を提供する。 - 特許庁

To suppress deterioration in characteristics of a gate insulating film and a capacitance insulating film during a manufacturing process for a nonvolatile semiconductor storage device.例文帳に追加

不揮発性半導体記憶装置について、製造工程中のゲート絶縁膜及び容量絶縁膜の特性劣化を抑制する。 - 特許庁

To provide a semiconductor device capable of further improving breakdown voltage by reducing the parasitic capacitance Cgd between the gate and the drain.例文帳に追加

ゲート・ドレイン間の寄生容量Ｃｇｄを低下させてさらに耐圧を向上させることができる半導体装置を提供する。 - 特許庁

The gate-drain capacitance includes at least one maximum value in a given threshold or planar transition in a given reverse voltage.例文帳に追加

ゲート−ドレイン容量は、所定の閾値における少なくとも１つの極大値、または所定の逆電圧における平坦様の推移を含む。 - 特許庁

To provide a semiconductor integrated circuit device for driving a liquid crystal wherein a layout area and a gate capacitance of a ROM decoder are reduced.例文帳に追加

ＲＯＭデコーダのレイアウト面積およびゲート容量を低減させた液晶駆動用半導体集積回路装置を提供する。 - 特許庁

Then the filter circuit for satisfying system specifications can be designed, even if the variations in the capacitance of a MOS gate capacitor are large.例文帳に追加

したがってＭＯＳゲート容量の容量値のばらつきが大きくてもシステム仕様を満足するフィルタ回路を設計することができる。 - 特許庁

By the cascade connection, feedback capacitance between a source and a gate of the P channel MOSFET 4 is reduced to perform stable operations.例文帳に追加

カスコード接続することでＰチャネルＭＯＳＦＥＴ４のソース、ゲート間の帰還容量を小さくし、安定に動作させることができる。 - 特許庁

To provide a slew rate adjustment circuit for preventing the slew rate of an output buffer from changing by a large amount due to variations in a gate capacitance.例文帳に追加

ゲート容量のばらつきにより出力バッファのスルーレートが大きく変化することを回避するスルーレート調整回路の提供。 - 特許庁

The capacitance C1 is added and the gate resistor R1 is set to a small value, so that the switching loss is reduced while suppressing the surge voltage.例文帳に追加

容量Ｃ１を付加してゲート抵抗Ｒ１を小さく設定することでサージ電圧を抑制しつつスイッチング損失を低下できる。 - 特許庁

According to the signal delay amounts from an input side of gate wiring 2a to be applied with a gate pulse toward an end side of the same gate wiring, parasitic capacitance values formed between the gate wiring and pixel electrodes 91, 92, 93 faced thereto are formed at least so as to be gradually smaller from the input side of the gate wiring toward the end side of the same gate wiring.例文帳に追加

ゲートパルスが印加されるゲート配線２ａの入力側から同一のゲート配線の終端側への信号遅延量に応じて、少なくとも、前行のゲート配線と対向する画素電極９１、９２、９３との間に形成された寄生容量の容量値が、ゲート配線の入力側から同一のゲート配線の終端側にかけて徐々に小さくなるように構成した。 - 特許庁

In the equivalent circuit model of a field effect transistor used for a power converting circuit, the capacitance Cgs between the gate and the source, the capacitance Cgd between the gate and the drain, and the channel current source Ich are extracted from the switching waveform in the inductive load of the field effect transistor.例文帳に追加

電力変換回路に用いられる電界効果型トランジスタの等価回路モデルにおいて、ゲート−ソース間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄ、及びチャネル電流源Ｉｃｈを、電界効果型トランジスタの誘導性負荷におけるスイッチング波形から抽出する。 - 特許庁

A selection transistor T1, a potential control transistor T2, and a capacitance Cs are arranged between the gate line GL and the capacitance set line CS, and a short circuit transistor T3, a driving transistor T4, and a driving control transistor T5 are arranged between the gate line GL and light emission set line ES.例文帳に追加

ゲートラインＧＬと容量セットラインＣＳの間には、選択トランジスタＴ１、電位制御トランジスタＴ２および容量Ｃｓを配置し、ゲートラインＧＬと発光セットラインＥＳの間には短絡トランジスタＴ３、駆動トランジスタＴ４および駆動制御トランジスタＴ５を配置する。 - 特許庁

The thickness of the insulating layer covering the periphery of the gate electrode layer is partly increased, thereby reducing a parasitic capacitance formed by the gate electrode layer of the thin film transistor, and another electrode layer (another wiring layer) overlapping the gate electrode layer.例文帳に追加

また、ゲート電極層の周縁を覆う絶縁層の厚さを部分的に厚くすることにより、薄膜トランジスタのゲート電極層と、該ゲート電極層と重なる他の電極層（他の配線層）とで形成される寄生容量を低減する。 - 特許庁

To provide a controller for a semiconductor device capable of reducing both on-resistance and feedback capacitance of a hollow-gate-type planar MOSFET having a second gate electrode or a trench MOSFET having the second gate electrode.例文帳に追加

第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴ、または第２ゲート電極を設けたトレンチＭＯＳＦＥＴにおいて、オン抵抗と帰還容量の両者を低減するすることができる半導体装置の制御装置を提供する。 - 特許庁

An inspection device is used for inspecting a defect in the gate wires 2 on the TFT substrate 1 comprising a plurality of gate wires 2 which are inspecting objects, and a plurality of COM wires 3 capable of forming inter-wire capacitance between themselves and the gate wires 2, respectively.例文帳に追加

検査対象となる複数のゲート配線２と、ゲート配線２との間でそれぞれ配線間容量を構成可能な複数のＣＯＭ配線３と、を有するＴＦＴ基板１におけるゲート配線２の不良を検査する検査装置である。 - 特許庁

To provide a semiconductor device capable of reducing the resistance value of gate electrodes by sufficiently ensuring the width of the gate electrodes and capable of reducing the capacitance between the gate electrodes, and to provide a method of manufacturing the same.例文帳に追加

本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。 - 特許庁