「gate-capacitance」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A formation region R of a cavity section of an element separation insulation film 4 is provided in an opposed region between a floating gate electrode FGa and an active region Sa positioned directly at a lower portion of floating gate electrodes FGc, FGd, thus reducing coupling capacitance between the floating gate electrode FGa and an active region Sa that opposes while sandwiching the element separation region Sb.例文帳に追加

素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。 - 特許庁

An auxiliary capacitor CSC is composed of an active layer 42 of a TFT, a silicon thin film 43 as a common layer, an auxiliary capacitance line formed by patterning a 1st metallic layer 46 laminated across a gate insulating film 44.例文帳に追加

ＴＦＴの能動層４２と共通層であるシリコン薄膜４３とゲート絶縁膜４４を介して積層された第１金属層４６をパターン化した補助容量ラインとにより補助容量ＣＳＣを構成する。 - 特許庁

To provide a manufacturing method of a flash memory element which can keep electrostatic capacitance required of cell operation by increasing a breakdown voltage and improve a retention property of a flash memory cell in such a way that impurities doped in polysilicon film used as a floating gate is prevented from spreading to the outside.例文帳に追加

フローティングゲートとして用いられるポリシリコン膜にドーピングされた不純物の外部への拡散を防止して上述した問題点を解決できるフラッシュメモリ素子の製造方法を提供すること。 - 特許庁

To provide a matrix type cold cathode electron source device capable of preventing an increase of floating capacitance in a wiring zone caused by the micro-fabrication of wiring and forming a gate leading-out wire which can hardly causes a wiring delay.例文帳に追加

配線の微細化によって生じる配線領域の浮遊容量の増大を防ぎ、配線遅延の生じ難いゲート引出し配線を形成することができるマトリックス型冷陰極電子源装置を提供する。 - 特許庁

In this device, since an opening 17 is formed in the overcoat film 14 in the center region of an auxiliary capacitance electrode 4 except for the peripheral part, the pixel electrode 15 is formed on a gate insulating film 6.例文帳に追加

この場合、補助容量電極４の周辺部を除く中央部においては、オーバーコート膜１４に開口部１７が設けられていることにより、画素電極１５はゲート絶縁膜６上に設けられている。 - 特許庁

To provide a transistor having a new electrode structure which can almost maintain on-state current value even if parasitic capacitance value generated in a portion where a source electrode (drain electrode) and a gate electrode overlap.例文帳に追加

ソース電極（ドレイン電極）と、ゲート電極との重畳部に生じる寄生容量値を低減させても、オン電流値をほぼ維持できる新たな電極構造のトランジスタを提供することを課題の一とする。 - 特許庁

A gate electrode 12 composed of an aluminum type metal which gets transparent on anodic oxidation, an auxiliary capacitance line 6 and the reflection layer 7 are simultaneously formed on a base insulating film 11 on a thin film transistor substrate 1.例文帳に追加

薄膜トランジスタ基板１上の下地絶縁膜１１上に、陽極酸化されると透明となるアルミニウム系金属からなるゲート電極１２、補助容量ライン６および反射層７を同時に形成する。 - 特許庁

To provide a method of forming an insulation film for semiconductor devices, especially, a tantalum oxide film for gate insulation films and capacitance insulation films, etc. of semiconductor devices, which has a high reaction speed even at low growth temperatures and a high productivity.例文帳に追加

成長温度が低温でも反応速度が早く、生産性の高いゲート絶縁膜やキャパシタンスの容量絶縁膜等に用いられる半導体装置用絶縁膜、特に酸化タンタル膜の形成方法を提供する。 - 特許庁

To improve display quality and extend a life of an organic EL element by reducing a holding capacitance forming area for holding a video signal supplied to a gate of a driving transistor in an EL display device.例文帳に追加

ＥＬ表示装置において、駆動用トランジスタのゲートに供給されるビデオ信号を保持するための保持容量の形成面積を縮小し、表示品位の向上と有機ＥＬ素子の寿命延長を図る。 - 特許庁

To make a high speed operation possible with small power consumption by reducing the junction capacitance of a diffusion layer region and a shallow well region, related to a DTMOS wherein lengthening of a gate depletion layer is suppressed and driving current is increased.例文帳に追加

ゲート空乏層の伸びを抑制して駆動電流を大きくしたＤＴＭＯＳにおいて、拡散層領域と浅いウエル領域の接合容量を低減し、より低消費電力で、高速動作を可能にする。 - 特許庁

It is possible to decrease in-plane distribution of the OFF-state parasitic capacitance by misalignment between a gate electrode 25 and a source electrode 32 in the manufacturing process, and suppress the generation of a display unevenness even if the storage capacity is small.例文帳に追加

製造プロセスにおけるゲート電極25とソース電極32との合せずれによるオフ状態寄生容量の面内分布を低減することができ、蓄積容量が小さくても、表示むらの発生を抑制できる。 - 特許庁

By the existence of the low dielectric constant insulation films 4a, 4b, 7, 9a and 9b, the increase of a parasitic capacitance, which is caused by the existence of the silicon nitride films 5 and 10 between the gate electrode 3, the bit line 8, and the contact plug 13, can be suppressed.例文帳に追加

低誘電率絶縁膜４ａ，４ｂ，７，９ａ，９ｂの存在により、ゲート電極３およびビット線８とコンタクトプラグ１３との間にシリコン窒化膜５および１０が存在することによる寄生容量の増加は抑えられる。 - 特許庁

To enable high frequency improvement owing to an increased gain by obtaining compatibility between reduction of a current collapse and reduction of a parasitic capacitance, for example, between a gate and a drain in a HEMT (high electron mobility transistor) made of a group-III nitride semiconductor.例文帳に追加

III族窒化物半導体から構成されるＨＥＭＴに於いて、電流コラプスの低減化と、ゲート−ドレイン間等の寄生容量の低減化とを両立化させて、利得向上による高周波化を可能にする。 - 特許庁

To provide a method for manufacturing a TFT array substrate capable of suppressing disconnection of source line due to irradiation of laser light without causing a short circuit between the source line and a gate line, and increasing parasitic capacitance.例文帳に追加

ソース線とゲート線との間の短絡および寄生容量の増大を招くことなく、レーザ照射によるソース線の断線を抑制できるＴＦＴアレイ基板の製造方法を提供することを目的とする。 - 特許庁

If a signal Φ1 reaches a high level, the n-MOS 201 is turned on, a start signal IN, which is supplied from the external, is supplied to the gate of the n-MOS 205 and a wiring capacitance C5 reaches a high level.例文帳に追加

信号Φ１がハイレベルになるとｎ−ＭＯＳ２０１がオンすることによって、外部から供給されるｓｔａｒｔ信号ＩＮがｎ−ＭＯＳ２０５のゲートに供給され、配線容量Ｃ５がハイレベルとなる。 - 特許庁

Further, parasitic capacitance in a nonconductive mode is reduced by switching the back gate potential of the MOSFET 6 between a conductive mode and a nonconductive mode and also, drive capability in the nonconductive mode is made not to be reduced.例文帳に追加

さらに、ＭＯＳＦＥＴ６のバックゲート電位を導通時と非導通時とで切換えることにより、非導通時での寄生容量を減少させ、かつ、導通時における駆動能力を減少させないようにする。 - 特許庁

To balance a reduction in on-state resistance with a reduction in off-capacitance, and to obtain an optimal design for a gate width, in a semiconductor device for switch using a III-V group nitride, and in a switching circuit.例文帳に追加

III-Ｖ族窒化物を用いたスイッチ用半導体装置及びスイッチ回路において、オン抵抗の低減とオフ容量の低減との両立を図ると共に、ゲート幅に最適な設計値を得られるようにする。 - 特許庁

The absolute value of the DC voltage directly impressed upon the liquid crystals and, accordingly, the image persistence and characteristic deterioration of the liquid crystals can be reduced by installing insulators to the gate wiring, capacitance wiring, and connecting wiring.例文帳に追加

ゲート配線と容量配線と接続配線に絶縁体を設けることで、液晶に直接かかるＤＣ電圧の絶対値を減少させることができ、液晶の焼きつきや特性劣化を低減させることができる。 - 特許庁

In the active matrix liquid crystal display device, shapes and dimensions of a drain electrode 40" and a source electrode 50" are formed so that a channel width W and a channel gap L of each TFT element are made constant although the gate-source parasitic capacitance Cgs of a TFT element disposed apart from the position of a gate driver is larger than that of a TFT element disposed near.例文帳に追加

ゲートライバの位置から遠くに配置されたＴＦＴ素子のゲート・ソース寄生容量Cgsが近くに配置されたＴＦＴ素子のそれよりも大きくするが、ＴＦＴ素子各々のチャネル幅ＷとチャネルギャップＬが一定となるようドレイン電極とソース電極の形状・寸法を形成している。 - 特許庁

To provide a field-effect semiconductor memory and a manufacturing method thereof, whereby the parasitic capacitance between a gate electrode and source can be reduced to thereby reduce the charge consumption at the gate electrode, avoid lowering the operating speed, and reduce the power consumption.例文帳に追加

ゲ−ト電極とソ−スとの間に形成される寄生容量を小さくすることができ、そのため、ゲ−ト電極の電荷の消費量を低減させ、動作速度の低下を防止し、消費電力の低減をはかることができる電界効果型半導体メモリ装置及びその製造方法を提供すること。 - 特許庁

A shielding region comprising the same layer as a semiconductor layer for forming a channel layer is formed near a channel region, thus preventing the deterioration in the transistor characteristics due to the light from the back light without increasing the capacitance between the gate and source, and the gate and drain, and hence obtaining the liquid crystal display having the improved image quality.例文帳に追加

チャネル層を形成する半導体層と同一層から成る遮光領域をチャネル領域近傍に形成することにより、ゲートとソース間及びゲートとドレイン間の容量を増加させることなく、バックライト光によるトランジスタ特性の劣化を防ぐことができ、画質の向上した液晶表示装置が得られる。 - 特許庁

That is, the gate wiring 8 is made a double layer structure of the metallic film of a row like wiring pattern and the storage ITO film 9, and by prolonging the pixel electrode 4 on the upper layer of the double layer structure, the structure forming the auxiliary capacitance by the part where the pixel electrode 4 is overlapped the gate wiring 8 is obtained.例文帳に追加

つまり、ゲート配線８を行状の配線パターンの金属膜とストレージＩＴＯ膜９との２層構造とし、その２層構造の上層に画素電極４を延在させることにより、画素電極４がゲート配線８とオーバーラップする部分にて補助容量を形成する構造とする。 - 特許庁

The driving circuit of electrooptical device drives either one of a PMOS transistor MP1 and an NMOS transistor constituting the transmission gate in accordance with polarity of an image signal such that a feed-through voltage generated due to a parasitic capacitance of the CMOS transmission gate is generated in the direction of increasing an absolute value of an image signal at all times.例文帳に追加

ＣＭＯＳトランスミッションゲートの寄生容量に起因して生じるフィードスルー電圧が、常に画像信号の絶対値を増大させる方向に生じるように、画像信号の極性に応じて、トランスミッションゲートを構成するＰＭＯＳトランジスタＭＰ１またはＮＭＯＳトランジスタＭＮ１のいずれか一方を駆動する。 - 特許庁

A varactor element 7 is connected between a gate bias application terminal 6 of a tip short-circuit stub 2 provided for input impedance matching and ground, the capacitance of the varactor element 7 is changed by adjusting a gate bias voltage so as to equivalently change the electric length of the tip short-circuit stub 2.例文帳に追加

入力インピーダンス整合用に設けた先端短絡スタブ２のゲートバイアス印加端子側６と接地との間に可変容量素子７を接続し、この可変容量素子７の容量値をゲートバイアス電圧値を調整することによって変化させ、先端短絡スタブ２の電気長を等価的に変化させる。 - 特許庁

As a gate and a drain of the driving transistor Tr15 is short circuited by a switch transistor Tr13, the voltage of the terminal of the driving transistor Tr15 side of the hold capacitance C11, that is, a gate voltage of the driving transistor Tr15 side is Vg(Iref) which corresponds to the reference current Iref.例文帳に追加

スイッチトランジスタＴｒ１３によって駆動トランジスタＴｒ１５のゲート・ドレイン間は短絡されているので、保持容量Ｃ１１の駆動トランジスタＴｒ１５側の端子の電圧、すなわち駆動トランジスタＴｒ１５のゲート電圧は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。 - 特許庁

A technique is provided, in which without having to reduce the capacitance the surface area of a capacitor, the capacitor can be reduced to increase the aperture ratio of an organic electroluminescence element, by forming a gate electrode and gate insulating film used for a dielectric film of the capacitor, while making them have thicknesses that are different from one another.例文帳に追加

ゲート電極及びキャパシタの誘電体膜に用いられるゲート絶縁膜の厚さを互いに異ならせて形成することで、静電容量の大きさを減少することなくキャパシタの表面積を減少させて、有機エレクトロルミネセンス素子の開口率を増加させることのできる技術である。 - 特許庁

In the capacitor element, the capacitance of the capacitor per unit area of the capacitor element is increased and the area of the capacitor element is reduced by setting a polycrystalline silicon film 2 of a gate electrode of a peripheral transistor to be an intermediate electrode and setting a gate insulating film 1 and a block insulating film 10 of a memory cell transistor to be capacitor insulating films.例文帳に追加

キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。 - 特許庁

A voltage regulator comprises; an N-type depression MOS transistor TR1 having a drain connected to a positive electrode side of a power source, a source side connected to a stabilizing capacitance 3, and a gate applied with a constant reference voltage Vref; and an output terminal to connect a load circuit 4 between the source of the N-type depression MOS transistor TR1 and the stabilizing capacitance 3.例文帳に追加

ドレインが電源の正電極側に接続され、ソース側が安定化容量３に接続されるとともにゲートに一定の基準電圧Ｖｒｅｆが印加されるＮ型デプレッションＭＯＳトランジスタＴＲ１と、Ｎ型デプレッションＭＯＳトランジスタＴＲ１のソースと安定化容量３との間に負荷回路４を接続するための出力端子とを有する。 - 特許庁

To the resonance circuit, in addition, a resonance coil L1 which resonates with the gate capacitance of the MOSFET 6, a second switching element 7 which is turned on when the first switching element S1 is turned off, and a first diode D1 are connected in series.例文帳に追加

共振用回路は、ＭＯＳＦＥＴ６のゲート容量と共振する共振コイルＬ_1 と、第１のスイッチング素子Ｓ_1 がオフのときにオンになる第２のスイッチング素子７と、第１のダイオードＤ_1 とが直列に接続されている。 - 特許庁

Further, a branch is formed on the gate line, a protective capacitor is formed by the branch and the data line, the protective capacitor is arranged in parallel with the parasitic capacitor, and the electric capacitance of the protective capacitor is less than that of the parasitic capacitor.例文帳に追加

ゲートラインには更に分岐部が設けられており、分岐部とデータラインとで保護容量を形成し、保護容量は浮遊容量と並列して配置され、且つ、保護容量の電気容量は浮遊容量の電気容量より小さい。 - 特許庁

To accurately simulate a voltage and frequency dependences of a gate insulation film capacitance which appear in a long-channel transistor and simultaneously to obtain a correct simulation result in a transient analysis, in the transistor model for the circuit simulator.例文帳に追加

回路シミュレータ用トランジスタモデルにおいて、長チャネルトランジスタに現れるようなゲート絶縁膜容量の電圧依存性・周波数依存性を正確に再現し、同時に、過渡解析においても正しいシミュレーション結果を得ることを目的とする。 - 特許庁

To eliminate the need for a directional coupler by utilizing the source (or drain) terminal of an FET constituting the transmission side FET switch circuit of a high frequency switch circuit, and the leakage of a high frequency signal caused by parasitic capacitance between gate terminals.例文帳に追加

高周波スイッチ回路の送信側ＦＥＴスイッチ回路を構成するＦＥＴのソース（またはドレイン）端子とゲート端子間の寄生容量による高周波信号の漏れを利用することにより方向性結合器を不要とする。 - 特許庁

To provide techniques for reducing the on-resistance of an MOS device without significantly increasing the hot carrier degradation HCD and/or the gate-to-drain capacitance in the device, thereby improving the high-frequency performance and reliability of the device.例文帳に追加

デバイス内のＨＣＤおよび／またはゲート−ドレイン・キャパシタンスを著しく増大させずに、ＭＯＳデバイスのオン抵抗を減少させ、それによってデバイスの高周波性能および信頼性を改善する技術を提供すること。 - 特許庁

A buffer material layer 24 is provided in the region between a counter substrate 19 and the pixel electrode 14 and in the region between the metal 23 electrically connected to the pixel electrode 14 and an auxiliary capacitance wiring 17 or the gate wiring 12.例文帳に追加

対向電極１９と画素電極１４との間の領域と、該画素電極１４に電気的に接続された金属２３と補助容量配線１７またはゲート配線１２との間の領域に、緩衝材料層２４を設ける。 - 特許庁

It is an object of the selection transistor to reduce total capacitance of the bit line or control gate line, or to reduce disturbing conditions to which a sub array in which cells are grouped may be subjected during programming and/or deleting.例文帳に追加

選択トランジスタの目的は、ビット線又はコントロールゲート線の全体的キャパシタンスを低減すること、又はセルをグループ化したサブアレーが、プログラム及び／又は消去の間に受けるうる擾乱条件を抑制することになるであろう。 - 特許庁

To form a fine pattern of an organic material film in an easy process and reduce the fringing capacitance of the gate electrode of a field effect transistor using a selective dry recess etching to improve the operating speed of a semiconductor device.例文帳に追加

容易なプロセスで有機材料膜の微細パターンを形成し、選択ドライリセスエッチングを用いて、電界効果型トランジスタのゲート電極のフリンジング容量を低減し、半導体装置の動作速度を向上することを目的とする。 - 特許庁

The potential of TERM1 which is an input/output terminal of the analog switch, the potential of TERM2, and the well and gate potentials of an NMOS switch element are synchronized through level shift buffers 2 and 3 to cancel parasitic capacitance between them.例文帳に追加

アナログスイッチの入出力端であるTERM１の電位とTERM2の電位とNMOSスイッチ素子のウェル電位とゲート電位をレベルシフトバッファ２及び３を介して同期して動作させることによりそれぞれの間にある寄生容量をキャンセルする。 - 特許庁

To eliminate luminance irregularity by suppressing degradation of a display characteristic by increase of parasitic capacitance, and generation of a gradient of crystallinity in laser annealing of a semiconductor layer depending on the layout of a metal layer same as that of a gate electrode under a semiconductor layer.例文帳に追加

寄生容量の増加による表示特性の低下、および半導体層下のゲート電極と同一の金属層のレイアウトに依存する半導体層のレーザアニール時の結晶性の勾配発生を抑制し、輝度ムラを解決すること。 - 特許庁

Precharged electric charges of the capacitor C1 while IN is high level, accelerates the elevation of a node N2 while IN changes into low level, and a slew rate is controlled depending on a current Ip of the MP2 and gate MOS capacitance C2 of the MN3.例文帳に追加

ＩＮがハイレベルの期間の容量Ｃ１のプリチャージ電荷がＩＮのローレベル変化時のノードＮ２の上昇を高速化して、ＭＰ２の電流ＩｐとＭＮ３のゲートＭＯＳ容量Ｃ２とによりスリューレートが制御される。 - 特許庁

The inside of an LSI is replaced with one of inverter circuits 3 and 4, output terminal 77, gate circuit 2 composed of wiring capacitance between first and second power sources 7 and 8, and equivalent internal capacitors 9-11 having serial resistors.例文帳に追加

ＬＳＩ内部を、１個のインバータ回路３，４と、出力端子７７と第一、第二の電源７，８間の配線容量より構成されるゲート回路２と、直列抵抗をもった等価内部容量９〜１１で置き換える。 - 特許庁

In the driving transistor 22_B with LDD structure, an LDD region 226 located between a source/drain region 223 and a channel region 225 on the power supply side is formed outside a region facing a gate electrode 221, thereby reducing a value of parasitic capacitance formed between an LDD region 223 and the gate electrode 221 on the power supply side.例文帳に追加

そして、ＬＤＤ構造を採る駆動トランジスタ２２_Bにおいて、電源側のソース／ドレイン領域２２３とチャネル領域２２５との間に位置するＬＤＤ領域２２６については、ゲート電極２２１と対向する領域外に形成することで、電源側のＬＤＤ領域２２３とゲート電極２２１との間に形成される寄生容量の容量値を低減する。 - 特許庁

To suppress an off-state current and also to eliminate reduction in on current, to form lightly doped regions (LDD regions) and a gate electrode in a self-alignment manner to lessen the parasitic capacitance between the LDD regions and the gate electrode and to make it possible to lessen the area occupied by a thin film transistor.例文帳に追加

ＯＦＦ電流を抑えるとともにＯＮ電流の減少がなく、低濃度不純物領域（ＬＤＤ領域）とゲート電極を自己整合的に形成して寄生容量を小さくし、占有面積を小さくすることができる薄膜トランジスタ、薄膜トランジスタを用いたＣ−ＭＯＳインバータ回路、及びそれらの製造方法を提供することを目的とする。 - 特許庁

In a boosting potential generating circuit provided with a capacitive MOS transistor and a transfer MOS transistor and used for a DRAM comprising memory cells, a boosting potential generating circuit of small area and large capacitance can be realized by making a gate insulation film of the capacitive MOS transistor a thinner film than a gate insulation film of a MOS transistor constituting a memory cell.例文帳に追加

容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。 - 特許庁

A timing controller 200 supplies a prescribed timing signal to a NAND circuit 102, a shut-down terminal of the charge pump circuit 110, and a gate shading circuit 120 including capacitance 122, resistance 124, a NOT circuit 126, and a transistor 128.例文帳に追加

タイミングコントローラ２００は、ＮＡＮＤ回路１０２、チャージポンプ回路１１０のシャットダウン端子、ならびに容量１２２、抵抗１２４、ＮＯＴ回路１２６、およびトランジスタ１２８を含むゲートシェーディング回路１２０に、所定のタイミング信号を供給する。 - 特許庁

Dummy switches 10 and 12 have a source terminal and a drain terminal connected to the path connecting the operational amplifier OP and the sampling capacitors C1 and C2, and regulates the common mode voltage of the differential input voltage for the operational amplifier OP by the capacitance between gate and channel.例文帳に追加

ダミースイッチ１０、１２は、オペアンプＯＰとサンプリング容量Ｃ１、Ｃ２とを結ぶ経路にソース端子およびドレイン端子が接続され、ゲート−チャンネル間容量により、オペアンプＯＰに対する差動入力電圧のコモンモード電圧を調整する。 - 特許庁