「gate-capacitance」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A gate insulating film 51 is formed after the impurity ions are injected into the auxiliary capacitance semiconductor layer 37 so that no impurities are present in a gate insulating film 51.例文帳に追加

補助容量半導体層37に不純物イオンを注入した後にゲート絶縁膜51を形成し、ゲート絶縁膜51に不純物を存在させない。 - 特許庁

This minimizes the parasite capacitance between the gate and drain, and disposes the drain and source electrodes in the region covered by the gate electrode region, thus making it possible to minimize the coupling capacitance between the drain and gate, and to reduce the space where the transistor is disposed.例文帳に追加

これによって、ゲート−ドレインの間の寄生容量を最小化し、ゲート電極領域がカバーする領域内にドレイン及びソース電極を配置することで、ドレイン−ゲートの間のカップリング容量を最小化させかつトランジスタの配置空間を減らすことができる。 - 特許庁

A 1st level difference correcting layer 31 is arranged on the upper surface of a gate insulating film 7 between a gate line 2 and an auxiliary capacitance line 3, and a 2nd level difference correcting layer 32 is arranged on the upper surface of the gate insulating film 7 and a pixel electrode 6 on the opposite side of the auxiliary capacitance line 3 of the gate line 2.例文帳に追加

ゲートライン２と補助容量ライン３との間におけるゲート絶縁膜７の上面には第１段差修正層３１が設けられ、ゲートライン２の助容量ライン３とは反対側におけるゲート絶縁膜７および画素電極６の上面には第２段差修正層３２が設けられている。 - 特許庁

The ratio of the first charge storage capacitance to the second charge storage capacitance is adjusted by an adjustment storage condenser and can be controlled based on the control state of the gate line.例文帳に追加

第１及び第２の電荷蓄積容量比は、調整蓄積コンデンサによって、調整を行い、ゲートラインの制御状態に基づいて制御を行うことができる。 - 特許庁

On a source 33s of a TFT 30 serving also as a 1st capacitance electrode layer 55, a 2nd capacitance electrode layer 54 is formed via a gate insulating film 12.例文帳に追加

第１の容量電極層５５と兼用されたＴＦＴ３０のソース３３ｓ上には、ゲート絶縁膜１２を介して第２の容量電極層５４が設けられている。 - 特許庁

To provide class AB power amplifier employing an ultra-low voltage CMOS for applications with small load impedance, which utilizes gate-source parasitic capacitance of a device for the compensation capacitance.例文帳に追加

補償容量としてそのデバイスのゲート・ソース寄生容量を利用して負荷インピーダンスが低いアプリケーション用の超低電圧ＣＭＯＳのＡＢ電力増幅器を得る。 - 特許庁

The capacitance of the variable capacitance element 14 is such that it is lowered, when the potential difference between the drain electrode D and the gate electrode G of the transistor Tr10 is increased.例文帳に追加

その可変容量素子１４の容量は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間の電位差が増加すると低下することを特徴としている。 - 特許庁

In this memory device, capacitance between floating gate electrodes FG is lowered for a reduction in capacitance between memory cells, and this reduces mutual interference between the memory cells.例文帳に追加

これにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができ、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。 - 特許庁

To provide a nonvolatile memory cell technology which reduces coupling capacitance related to a gate electrode for charge accumulation.例文帳に追加

電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。 - 特許庁

To provide a method of manufacturing a semiconductor device capable of reducing parasitic capacitance around a gate electrode.例文帳に追加

ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。 - 特許庁

A parasitic capacitance C_ga is formed in the facing region between the back gate electrode 226 and the anode electrode 205.例文帳に追加

すると、バックゲート電極２２６とアノード電極２０５との対向部位間に寄生容量Ｃ_gaが形成される。 - 特許庁

To suppress generation of cross talk caused by coupling by the parasitic capacitance between a signal line and the gate of a driving transistor.例文帳に追加

信号線と駆動トランジスタのゲート間の寄生容量によるカップリングに起因するクロストークの発生を抑える。 - 特許庁

To reduce parasitic capacitance in the periphery of a floating gate and improve writing characteristic and charge holding characteristic.例文帳に追加

フローティングゲート周囲の寄生容量を低減すると共に、書き込み特性、電荷保持特性を向上させる。 - 特許庁

The 2nd capacitance electrode layer 54 is the same layer as the gate electrode 31 and formed through the same process.例文帳に追加

第２の容量電極層５４は、ゲート電極３１と同一の層で、同一工程で形成されている。 - 特許庁

To reduce the area and the number of processes of a semiconductor device capable of reducing the gate-drain parasitic capacitance.例文帳に追加

ゲート−ドレイン間寄生容量を低減できる半導体装置の面積を低減し、工程数を削減する。 - 特許庁

Further, there is included in the device a varactor for generating a capacitance by the gate electrode 105 and the counter impurity layer 108.例文帳に追加

ゲート電極１０５とカウンター不純物層１０８とによって容量を生成するバラクタが含まれている。 - 特許庁

Further, a ratio Cp/Cgi is smaller than 0.7, wherein Cgi is the gate insulating film capacitance between the gate electrode GT and the channel layer CHN, and Cp is the sum of parasitic capacitance between a structure other than the gate electrode GT and the channel layer CHN.例文帳に追加

さらに、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成する。 - 特許庁

Accordingly, the capacitance value of the correcting TFT 22 varies during the fall of the gate voltage, and the slope of the fall of the gate voltage of the driving TFT 24 varies, whereby the gate voltage after the fall of the hold capacitance line SC can be set in accordance with the variation of the threshold value of the driving TFT 24.例文帳に追加

従って、ゲート電圧の立ち下がり中に補正ＴＦＴ２２の容量値が変化し、駆動ＴＦＴ２４のゲート電圧の立ち下がり勾配が変化し、これによって駆動ＴＦＴ２４のしきい値変化に対応して、容量ラインＳＣ立ち下がり後のゲート電圧の設定が行える。 - 特許庁

To solve the problem of gate delay which is caused by increasing gate resistance and parasitic capacitance, without damages to a gate insulating film 17, relating to a TDMOS transistor where a first gate electrode 2, and the like, are provided in a linear long trench 1 via the gate insulating film 17.例文帳に追加

長い直線状のトレンチ１内に、ゲート絶縁膜１７を介して第１ゲート電極２等を有するＴＤＭＯＳトランジスタについて、増大するゲート抵抗と寄生容量に基づくゲート遅延の問題を、ゲート絶縁膜１７に損傷を与えることなく改善する。 - 特許庁

Although an area where the well 102 faces the gate electrode 106 is made approximately half, a capacitance between end parts and side walls of the gate electrode 106, and the well 102 and a contact metal 120 increases and therefore a total capacitance hardly decreases.例文帳に追加

ウェル１０２とゲート電極１０６が対向する面積は約半分になるが、ゲート電極１０６の端部や側壁とウェル１０２やコンタクトメタル１２０との容量が増えるので、トータルとしての容量はほとんど減少しない。 - 特許庁

Capacitance of the capacitor 18 is smaller than that of a capacitor component formed in a semiconductor region of a gate electrode G of a switching structure 12 and the gate insulating film.例文帳に追加

コンデンサ１８の容量は、スイッチング構造１２のゲート電極Ｇとゲート絶縁膜と半導体領域で形成されるコンデンサ成分の容量よりも小さい。 - 特許庁

To obtain a semiconductor device of the structure in which the respective electrical characteristics of an insulated gate type transistor and an insulated gate type capacitance are not deteriorated, and a method of obtaining the same.例文帳に追加

絶縁ゲート型トランジスタ及び絶縁ゲート型容量それぞれの電気的特性を共に劣化させない構造の半導体装置及びその製造方法を得る。 - 特許庁

Alternatively, the uneveness of the gate pattern density is reduced by arranging an interface transistor or an electrode of capacitance for an analog circuit in place of the dummy gate 12a.例文帳に追加

あるいはダミーゲート１２ａの代わりにインターフェーストランジスタ、あるいはアナログ回路用容量の電極を配置することにより、ゲートパターン密度の偏りを小さくする。 - 特許庁

To counteract increase of parasitic capacitance and feed-through voltage between a source electrode and a gate electrode caused by overlap between the source electrode or a drain electrode and the gate electrode in a thin film transistor.例文帳に追加

薄膜トランジスタでは、ソースまたはドレイン電極とゲート電極間のオーバラップのために、ソース電極とゲート電極間の寄生容量と、フィードスルー電圧が増加する。 - 特許庁

A transistor for causing only a parasitic current by resistance and parasitic capacitance to flow to a Vcc or a GND is connected to the gate of the driver transistor to clamp a gate voltage.例文帳に追加

ドライバートランジスタのゲートに抵抗と寄生容量による寄生電流のみをＶｃｃもしくはＧＮＤに流すトランジスタを接続し、ゲート電圧をクランプをさせる構成とした。 - 特許庁

To reduce the power consumption and read error of a nonvolatile memory using a field effect transistor with variable gate capacitance.例文帳に追加

ゲート容量可変の電界効果トランジスタを用いた不揮発性メモリの消費電力と読み出しエラーとを低減する。 - 特許庁

This can appropriately control CV characteristics of the floating body transistor Q10 and suppress gate capacitance.例文帳に追加

これにより、フローティングボディ型のトランジスタＱ１０のＣＶ特性を適切に制御し、ゲート容量を抑制することができる。 - 特許庁

To solve the problem that an insulating film covering a region from a gate electrode to a source and a drain is a factor of increased parasitic capacitance.例文帳に追加

ゲート電極からソース及びドレインまでの領域を覆う絶縁膜が、寄生容量増大の要因になっている。 - 特許庁

Thickness of a recessing part R formed on a gate insulating layer 380 is reduced and capacitance of the storage capacitor is increased.例文帳に追加

ゲート絶縁３８０に形成された凹部Ｒが厚みを減少し、ストレージキャパシタのキャパシタンスを増大させることができる。 - 特許庁

To provide a semiconductor device in which parasitic capacitance can be reduced at the gate electrode part, and to provide its fabricating method.例文帳に追加

ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。 - 特許庁

To provide a technology where on-voltage is reduced, without increasing the feedback capacitance in an insulated gate bipolar transistor.例文帳に追加

絶縁ゲートバイポーラトランジスタにおいて、帰還容量が増加することなく、オン電圧を低減させる技術を提供する。 - 特許庁

To provide an electron beam apparatus of which the electron emission efficiency is high and in which the capacitance between a gate and a cathode is small.例文帳に追加

電子放出効率が高く、同時にゲートとカソード間の静電容量の小さな電子線装置を提供する。 - 特許庁

To provide a most suitable manufacturing method of a semiconductor device including recesses that are effective to increase the capacitance of a floating gate.例文帳に追加

浮遊ゲートの容量の増加に効果的な凹部を備えた半導体装置の最適な製造方法を提供する。 - 特許庁

Consequently, switching characteristics are improved owing to the reduction of the on-resistance and the reduction of gate-source capacitance Cgs.例文帳に追加

これにより、オン抵抗の低減、およびゲート−ソース間容量Ｃｇｓの低減によるスイッチング特性の向上が図れる。 - 特許庁

To provide a MOS transistor which can reduce gate overlap capacitance while not reducing a drive current thereof.例文帳に追加

ＭＯＳトランジスタの駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減できるＭＯＳトランジスタを提供する。 - 特許庁

A pixel electrode 2 is formed on the auxiliary capacitance line 6 via a gate insulating film 9 and an interlayer insulating film 16.例文帳に追加

補助容量ライン６上に、ゲート絶縁膜９および層間絶縁膜１６を介して、画素電極２を形成する。 - 特許庁

To reduce fringe capacitance generated between a gate electrode of a MISFET and a semiconductor region for a source/drain.例文帳に追加

ＭＩＳＦＥＴのゲート電極と、ソース・ドレイン用の半導体領域との間に生じるフリンジ容量を低減する。 - 特許庁

To suppress occurrence of crosstalk resulting from coupling by the parasitic capacitance between a signal line and the gate electrode of a drive transistor.例文帳に追加

信号線と駆動トランジスタのゲート電極間の寄生容量によるカップリングに起因するクロストークの発生を抑える。 - 特許庁

An gap is formed right under the gate electrode 16, thereby the dielectric constant is approximately 1, thus the capacitance C is also lowered.例文帳に追加

また、ゲート電極１６直下は略空隙となるので、その誘電率は約１となり、静電容量Ｃが低減する。 - 特許庁

Capacitance loss is reduced greatly on the part due to low permittivity on an interface between the gate and the source/drain.例文帳に追加

ゲートとソース／ドレインとの間の界面における低誘電率により、その場所でのキャパシタンス損失が多大に低減される。 - 特許庁

An array substrate of this liquid crystal device has auxiliary capacitance lines 52, auxiliary capacitance electrodes 61 which are oppositely disposed on the under layer of the auxiliary capacitance lines via gate insulating films 62 and, thereby, form auxiliary capacitance and connecting wiring 80 which connect pixel TFTs 75, pixel electrodes 53 and the auxiliary capacitance electrodes with each other.例文帳に追加

液晶表示装置のアレイ基板は、補助容量線５２と、ゲート絶縁膜６２を介して補助容量線の下層に対向配置されることにより補助容量を形成する補助容量電極６１と、画素ＴＦＴ７５、画素電極５３、及び補助容量電極を互いに連結する連結配線８０とを有している。 - 特許庁

A film thickness of an interlayer insulation film at a part on a channel region is thicker than that of a surrounding area, and capacitance is created at this part between a capacitance electrode and a gate electrode facing each other.例文帳に追加

チャネル領域上の層間絶縁膜が周囲よりも膜厚が薄く、その部分で容量電極がゲート電極と対向して容量を形成している半導体装置。 - 特許庁

To provide a vertical semiconductor device which has reduced capacitance between a drain and a source and reduced capacitance between the drain and a gate and has a high breakdown voltage and low on-resistance, and a method for manufacturing the vertical semiconductor device.例文帳に追加

ドレインーソース間の容量、ドレインーゲート間の容量を抑制した高耐圧、低オン抵抗の縦型半導体装置及び縦型半導体装置の製造方法を提供する。 - 特許庁

The reference voltages Vref1 and Vref2 are applied to gate terminals of the variable capacitance elements 121, 122, 141, and 142 of the C-coupling type variable capacitance circuits 120 and 140, respectively.例文帳に追加

Ｃ結型可変容量回路１２０及び１４０の可変容量素子１２１、１２２、１４１及び１４２のゲート端子には、基準電位Ｖｒｅｆ１及びＶｒｅｆ２がそれぞれ印加される。 - 特許庁

The gate driving circuit has a solely configured inductance element L1 for resonating with an input capacitance C2 in charging or discharging of the input capacitance C2 and delivering energy to a sync power supply E2.例文帳に追加

入力キャパシタンスＣ２の充電時および放電時に、当該入力キャパシタンスＣ２と共振し、且つシンク電源Ｅ２にエネルギーを受け渡すインダクタンス素子Ｌ１を単独で構成する。 - 特許庁