「gate-capacitance」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A standard cell used to logic synthesis and layout wiring is composed of an output side logic circuit and an input side logic circuit, the drive capability of the output side logic circuit is enlarged and the gate input capacitance of the input side logic circuit is reduced.例文帳に追加

論理合成及び配置配線に用いるスタンダードセルを、出力側の論理回路と入力側の論理回路とから構成し、出力側の論理回路の駆動能力を大きくし、入力側の論理回路のゲート入力容量を小さくする。 - 特許庁

In a normally-white type active matrix liquid crystal display device 19, plural gate signal wiring 21 and source signal wiring are formed so as to be orthogonal to each other, and pixel capacitance 24 is connected at each intersection via a TFT 20, to display a picture.例文帳に追加

ノーマリホワイト型のアクティブマトリクス型液晶表示装置１９は、複数のゲート信号配線２１とソース信号配線２２とを直交するように形成し、交点にＴＦＴ２０を介して画素容量２４を接続し、画像表示を行う。 - 特許庁

In each switching element 25 disposed in each crossing point of data lines 31 and gate lines 29 which are disposed in a matrix shape, a pixel electrode 36 is provided on the output end of the switching element and an electric field is applied between the pixel electrode and a common electrode via a capacitance.例文帳に追加

マトリクス状に配置されるデータライン３１とゲートライン２９の各交差箇所に配置されるスイッチング素子２５は、その出力端に画素電極３６が設けられ、容量を介して共通電極との間に電界がかけられる。 - 特許庁

To provide a method for increasing the total amount of injection of electric charges for a floating gate by preventing excessive large electric field from being applied to a tunnel oxide film and a capacitance insulation film in a test of an electric charges holding characteristic of a nonvolatile semiconductor memory.例文帳に追加

不揮発性半導体記憶装置の電荷保持特性の検査において、トンネル酸化膜や容量絶縁膜に過剰に大きい電界が印加されないようにして、浮遊ゲートへの電荷注入総量を多くする方法を提供する。 - 特許庁

Conversely, when a specified voltage V1 is charged to the capacitor 21, and a gate signal is given to the thyristor module 1, and a resonance current 7 is allowed to flow, the capacitance C12 appears, and a voltage V2 is charged between the capacitors 21, 22 in reverse polarity.例文帳に追加

逆にコンデンサ２１に所定の電圧Ｖ１を充電しておき、サイリスタモジュール１にゲート信号を与え共振電流７を流すと静電容量Ｃ１２が現れ、コンデンサ２１とコンデンサ２２との間には逆極性に電圧Ｖ２が充電される。 - 特許庁

To provide polymers in which a solution method equipped with high dielectric constant and crosslinking functional group is possible, and to provide a thin film transistor including a gate dielectric layer having fixed thickness, high dielectric constant and high capacitance formed by the polymers.例文帳に追加

高い誘電率、架橋性官能基を備えた溶液法が可能なポリマー類、ならびにかかるポリマーにより形成された、一定の厚さ、高い誘電率、および高いキャパシタンスを有するゲート誘電体層を含む薄膜トランジスタを提供することにある。 - 特許庁

Also, the circuit 5 makes the node N2 coincide with the node N1 to amplify it, an output signal OUT and the charging/discharging direction of the node N become opposite directions and the influence of coupling noise due to gate capacitance Cg can be canceled.例文帳に追加

また、ＶＤＤＬ−ΔＶ振幅生成回路５によってノードＮ２をノードＮ１と同期して振幅させ、出力信号ＯＵＴとノードＮ２の充放電方向が逆方向になり、ゲート容量Ｃｇによるカップリングノイズの影響がキャンセルできる。 - 特許庁

To provide a single terminal type liquid crystal display panel capable of efficiently forming gate wiring, source wiring, and connection wiring on a TFT substrate, suppressing the increase of wiring resistance and capacitance caused at a connection wiring crossing part and suppressing occurrence of display unevenness.例文帳に追加

ＴＦＴ基板に、ゲート配線、ソース配線、つなぎ線を効率よく形成し、配線抵抗の増加、および、つなぎ線交差部に生じる容量を抑制でき表示ムラの発生を抑制することの可能な片端子型液晶表示パネルを提供する。 - 特許庁

In the method for fabricating a semiconductor device where an MOS transistor having a gate insulating film 15b and a capacitance element 17 having a capacitance insulating film 15a are formed on a semiconductor substrate 11, an isolation region 12 is formed on the semiconductor substrate 11 and then a lower electrode 13 of silicon having impurity concentration of about 1×10^19 cm^-3 or above is formed on the isolation region 12.例文帳に追加

半導体基板１１に、ゲート絶縁膜１５ｂを有するＭＯＳトランジスタと、容量絶縁膜１５ａを有する容量素子１７とを形成する半導体装置の製造方法は、半導体基板１１に素子分離領域１２を形成した後、素子分離領域１２上に、不純物濃度が約１×１０^19ｃｍ^-3以上のシリコンからなる下部電極１３を形成する。 - 特許庁

At least one end side of a semiconductor layer 14a is arranged outside a region for forming the parasitic capacitance Cgd while one end side separates from the end side of the region for forming the parasitic capacitance Cgd, by not less than the distance of tolerance Δe in the relative position deviation of the gate electrode 14G, the semiconductor layer 14a, a source electrode 14S, and the drain electrode 14D.例文帳に追加

この半導体層１４ａの少なくとも一端辺を、前記寄生容量Ｃｇｄを形成する領域の端辺から、ゲート電極１４Ｇ、半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置ずれの許容誤差Δｅの距離よりも離れて、前記寄生容量Ｃｇｄを形成する領域の外側に配置する。 - 特許庁

Without having to provide the diode element utilizing junction capacitance, the maximum oscillation frequency can be markedly improved from several GHz band to tens of GHz band, by using bulk VS. inter-drain capacitance 10 and 12 and bulk VS. inter-gate capacitances 11 and 13 by the bulk potential control voltage of first and second MOS transistors 1 and 2 inputted from input terminals 7 and 8.例文帳に追加

接合容量を利用したダイオード素子を具備することなく、入力端子７，８から入力される第１及び第２のＭＯＳトランジスタ１，２のバルク電位制御電圧により、バルク対ドレイン間容量１０，１２と、バルク対ゲート間容量１１，１３とを使用することで、最大発振周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上することができる。 - 特許庁

The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.例文帳に追加

静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁

Correction signals S9 and S10 outputted from the drain of the high temperature side PMOS transistor 332 and the low temperature side PMOS transistor 342 are fed to the gate electrode and the well electrode of MIS type variable capacitance capacitors 57a and 57b.例文帳に追加

ＭＩＳ型可変容量コンデンサ５７ａ，５７ｂのゲート電極およびウェル電極に、それぞれ、高温側ＰＭＯＳトランジスタ３３２および低温側ＰＭＯＳトランジスタ３４２の各ドレインから出力された補正信号Ｓ９および補正信号Ｓ１０を供給する。 - 特許庁

Each pixel PX includes a first power supply terminal, a second power supply terminal, a display element, a driving transistor DR, and a holding capacitance C including a first electrode connected to the gate of the driving transistor and a second electrode superposed on the first electrode through a gap.例文帳に追加

各画素ＰＸは、第１電源端子と、第２電源端子と、表示素子と、駆動トランジスタＤＲと、駆動トランジスタのゲートに接続された第１電極及び第１電極に隙間を置いて重ねられた第２電極を含んだ保持容量Ｃと、を有している。 - 特許庁

In an amplitude conversion circuit that converts an input signal INS having a small amplitude into an output signal /OUTS having a large amplitude, the input signal INS is supplied to a gate of a transistor Q5 that discharges an output terminal OUT through a capacitance element C1.例文帳に追加

振幅の小さい入力信号ＩＮＳを、振幅の大きな出力信号／ＯＵＴＳに変換する振幅変換回路において、出力端子ＯＵＴを放電するトランジスタＱ５のゲートには、容量素子Ｃ１を介して入力信号ＩＮＳが供給される。 - 特許庁

A potential difference between the input signal line 270 and the gate line of the drive transistor 304 and a potential difference between the input signal line 270 and the source line of the drive transistor 304 is held by the gradation voltage capacitor 306 and the reference voltage capacitance 312.例文帳に追加

入力信号線２７０と駆動トランジスタ３０４のゲート線との間の電位差、及び入力信号線２７０と駆動トランジスタ３０４のソース線との電位差は、それぞれ階調電圧容量３０６及び基準電圧容量３１２により保持される。 - 特許庁

Parasitic capacitance between a wiring metallic layer such as source wiring 1 and gate wiring 2 and an pixel electrode 6 is reduced by forming a transparent resin layer on a CF layer 9 so that a total thickness of the CF layer and the transparent resin layer is 3 μm to 6 μm.例文帳に追加

ＣＦ層９の上に透明性樹脂層をＣＦ層と透明樹脂層の合計厚みが３μｍ以上６μｍ以下になるように形成してソース配線１やゲート配線２の配線金属層と画素電極６間の寄生容量を低減する。 - 特許庁

When the switching of the on/off operations of Q1, Q2 is performed and an H-level signal that turns on the Q1 is inputted to an inverter circuit 10, a transistor 11 is turned on, a voltage of a power supply Vm is applied to a gate electrode of the Q1, and charging to Miller capacitance is started.例文帳に追加

Ｑ１，Ｑ２のオン・オフ切り替えが行われ、Ｑ１をオン動作させるＨレベル信号がインバータ回路１０に入力すると、トランジスタ１１がオン動作しＱ１のゲート電極に電源Ｖｍの電圧を印加してミラー容量への充電を開始させる。 - 特許庁

In a drive transistor Tr2, a gate G receives forward bias that is a positive polarity, with reference to the source S by a signal potential held in the holding capacitance C1, and current Ids, flowing between the source and the drain according to the forward bias, is caused to flow to a load device EL.例文帳に追加

ドライブトランジスタＴｒ２は、ゲートＧが保持容量Ｃ１に保持された信号電位によってソースＳ基準で正極性となる順バイアスを受け、且つ順バイアスに応じてソース／ドレイン間に流れる電流Ｉｄｓで負荷素子ＥＬに通電する。 - 特許庁

Then, having been charged by the switching TFT 13, this capacitor 14 is further applied with a potential by the signal from this scanning line 22 in order to counter a decrease in the gate voltage of the driving TFT 12 caused by parasitic capacitance of this switching TFT 13.例文帳に追加

そして、このコンデンサ１４は、スイッチングＴＦＴ１３にて充電された後、この走査線２２からの信号により、このスイッチングＴＦＴ１３の寄生容量によるドライビングＴＦＴ１２のゲート電圧の降下に対抗するための電位をさらに与えられる。 - 特許庁

When electrostatic discharge is generated to the terminal 2 of an IC 11, gate potential becomes higher at a portion on the central side of a cell region composed of a plurality of assembled single cells so that the portion is brought into an on-state by coupling by the parasitic capacitance of an MOS transistor 12.例文帳に追加

ＩＣ１１の端子２に対し静電気放電が生じた時、ＭＯＳトランジスタ１２の寄生容量による結合により、単一セルが複数集合してなるセル領域の中央側部分のゲート電位が上昇し当該部分がオン状態となる。 - 特許庁

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.例文帳に追加

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁

This semiconductor device is provided with a circuit 6 for phase compensation which uses an MOS capacitance of a structure, having an insulating film between a gate electrode formed on a semiconductor substrate and a diffusion layer, wherein the circuit for phase compensation consists of first and second MOS capacitances 14, 15.例文帳に追加

半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路６を備え、位相補償用回路は第１および第２のＭＯＳ容量１４、１５により構成される。 - 特許庁

A sampling transistor 115 writes a signal Vsig inputted from a signal line DTL101 directly to the hold capacitor C111 not through coupling between the additional hold capacity C112 and a capacitor component including the gate capacitance of the drive transistor 111.例文帳に追加

サンプリングトランジスタ１１５は、信号線ＤＴＬ１０１から入力された信号Ｖｓｉｇを、追加保持容量Ｃ１１２及びドライブトランジスタ１１１のゲート容量を含む容量成分との結合を介することなく、直接保持容量Ｃ１１１に書き込む。 - 特許庁

In order to drive a semiconductor switching element having an input capacitance formed between a gate electrode and a first output electrode, a first switch is connected between a direct-current voltage source and the gate electrode, a second switch is connected between the first output electrode and a reference potential terminal of the direct-current voltage source, and the first and second switches are turned on to turn the semiconductor switching element on.例文帳に追加

ゲート電極と第１の出力電極間に入力容量が形成された半導体スイッチング素子を駆動するため、直流電圧源とゲート電極間に第１のスイッチを接続し、第１の出力電極と直流電圧源の基準電位端間に第２のスイッチを接続し、第１，第２のスイッチをオンして半導体スイッチング素子をターン・オンさせる。 - 特許庁

The scanning lines (806) are coated with shielding electrodes via an insulating body, and the holding capacitance parts (817) are constituted by flat superposition of the semiconductor layer serving as the sources and drains of the transistors, the 1st insulating film (805) serving as the gate insulating film, and the shielding electrodes (816).例文帳に追加

走査線（８０６）は、絶縁体を介してシールド電極（８１６）で覆われており、保持容量部（８１７）は、前記トランジスタのソース・ドレインとなる半導体層と、ゲート絶縁膜となる第1絶縁膜（８０５）と、前記シールド電極（８１６）とが平面的な重なりにより構成されてなる。 - 特許庁

On an address (row address) in a gate wiring side of the pixel 60 encoded patterns 22a coded for recognizing it are arranged at four corners other than display area R of the pixel 60 by using a part of a counter electrode (opaque film) 22 forming one electrode of the auxiliary capacitance.例文帳に追加

画素６０のゲート配線側アドレス（行アドレス）についてはこれを認識できるように符号化した符号化パターン２２ａが、補助容量の一電極を成す対向電極（不透明膜）２２の一部を利用して、同画素６０の表示領域Ｒ以外の４コーナーに形成されている。 - 特許庁

Thus, excellent linearity is ensured by decreasing a voltage of the FD 4 in signal readout via a capacitance 13 formed between the gate of the reset transistor 6 and the FD 4 and a maximum transferrable charge amount is increased by increasing the voltage of the FD 4 in charge transfer.例文帳に追加

このことにより、リセットトランジスタ６のゲートとＦＤ４との間に形成される容量１３を介して、信号読み出し時にＦＤ４の電圧を下げることで良好なリニアリティを確保し、電荷転送時にＦＤ４の電圧を上げることで転送可能な最大の電荷量の増大を実現する。 - 特許庁

A MOS type capacity element 28 having the other end connected to a reference voltage is connected to a gate of the driver TFT 22, the MOS type capacity element 28 is in an on state before a fall of the pulse drive line and becomes an OFF state during the fall and a capacitance changes at the switching of ON state to the OFF state.例文帳に追加

駆動ＴＦＴ２２のゲートには、他端がリファレンス電圧に接続されるＭＯＳ型容量素子２８が接続されており、ＭＯＳ型容量素子２８は、パルス駆動ラインの立ち下がり前はオン、立ち下がる途中でオフとなり、その切り替わりで容量値が変化する。 - 特許庁

A pixel circuit PIX includes the drive transistor TDR disposed between a driving potential line 26 and a circuit point p, an electrophoretic element 40 and an additional capacitance element CP that are connected to the circuit point p, and a switch SW1 that controls a connection between the circuit point p and a gate of the drive transistor TDR.例文帳に追加

画素回路ＰIXは、駆動電位線２６と回路点ｐとの間に介在する駆動トランジスターＴDRと、回路点ｐに接続された電気泳動素子４０および付加容量素子ＣPと、回路点ｐと駆動トランジスターＴDRのゲートとの接続を制御するスイッチＳW1とを含む。 - 特許庁

The inductor 31 and the capacitor 32 have values selected so that a parallel connection circuit 130 of a gate-drain capacitance 11 with the resonator circuit 30 performs parallel resonance at a frequency f0 in a required frequency range for operating the high frequency amplifier.例文帳に追加

インダクタ３１及びキャパシタ３２の値は、高周波増幅器が動作することが必要な周波数帯域内の周波数ｆ０において、ゲート・ドレイン間容量１１と、並列共振回路３０とが並列に接続された回路１３０が並列共振するようなものとする。 - 特許庁

The device is characterized in that it has the pixel performing photoelectric conversion and the memory which temporarily accumulates a signal outputted from the pixel, and in that a capacitance per unit area of the capacitor constituting the memory is different from that of a gate insulating film of the transistor constituting the above-mentioned pixel.例文帳に追加

光電変換を行う画素と、前記画素から出力された信号を一時的に蓄積するメモリを有し、前記メモリを構成するキャパシタの単位面積当たり容量が、前記画素を構成するトランジスタのゲート絶縁膜の単位面積当たり容量とは異なることを特徴とする。 - 特許庁

A flat-panel display having a structure in which the relative area of a semiconductor film with respect to the area of a facing channel region is made different from that of a gate electrode film with respect to the area of the facing channel region for at least some of a plurality of TFTs is provided so as to suppress light leakage current and capacitance increase.例文帳に追加

複数個あるＴＦＴの少なくとも一部について、半導体膜とゲート電極膜が対向する面積のチャネル領域に対する相対的な面積が異なることにより、光リーク電流の発生を抑えつつ、容量増加を抑制する構造の平面ディスプレイを提供する。 - 特許庁

The external pin 101 of a semiconductor device is connected to the gate terminal of an n-channel MOS transistor 104 for capacitance correction through aluminum wiring 106 and the drain and source of the transistor 104 are connected to each other and, at the same time, to a bonding pad 105 through aluminum wiring 107.例文帳に追加

デバイス外部ピン１０１は、アルミ配線１０６によって容量補正用のｎチャネルＭＯＳトランジスタ１０４のゲート端子に接続され、ＭＯＳトランジスタ１０４のドレインおよびソースは互いに接続されるとともに、ボンディングパッド１０５にアルミ配線１０７によって接続される。 - 特許庁

The reader is provided with a sensor substrate 20 as a light quantity conversion element having a TFT 7 for photodetection and a pixel capacitance 17, and a drive IC 19 which drives the TFT 7 to an on state or an off state by applying voltage to the gate electrode of the TFT 7.例文帳に追加

光検出用ＴＦＴ７と画素容量１７とを有する光量変換素子としてのセンサ基板２０と、上記光検出用ＴＦＴ７のゲート電極に電圧を印加して、該光検出用ＴＦＴ７をオン状態あるいはオフ状態に駆動する駆動ＩＣ１９とを備える。 - 特許庁

A recess 16a is formed on the surface of a glass substrate 16, and an undercoating layer 23 is formed on the recess, on which a p-Si semiconductor layer 21, gate insulating film 24, and auxiliary capacitance line 38 are laminated so that the auxiliary line 38 is formed in the thickness direction of the glass substrate 16 to obtain a sufficient effective area.例文帳に追加

ガラス基板１６表面に凹部１６ａを形成し、この凹部にアンダーコート層２３を介し、ｐ−Ｓｉ半導体層２１、ゲート絶縁膜２４、補助容量線３８を積層して、ガラス基板１６の厚み方向にも補助容量線３８を形成して十分な実効面積を得る。 - 特許庁

To provide an electro-optical device capable of suppressing a variation in capacitance of a retentive ecapacity and a lowering in withstand voltage of the retentive capacity even though the part with a gate insulating layer partially thinned is used for a dielectric layer of the retentive capacity, and to provide an electronic equipment and a method for manufacturing the electro optical device.例文帳に追加

ゲート絶縁層を部分的に薄くした部分を保持容量の誘電体層として用いた場合でも、保持容量の容量のばらつきや保持容量の耐電圧低下を抑えることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供すること。 - 特許庁

To prevent an internal capacitance of a switching transistor(TR), which is used to switch a bias voltage of a 1st gate of a FET amplifying a television signal at a VHF band, from being coupled with a VHF input impute tuning circuit so as to extend a tuning frequency range of the VHF input tuning circuit.例文帳に追加

ＶＨＦ帯のテレビジョン信号を増幅するＦＥＴの第一ゲートのバイアス電圧を切り替えるためのスイッチトランジスタの内部容量がＶＨＦ入力同調回路と結合しないようにしてＶＨＦ入力同調回路の同調周波数範囲を広げる。 - 特許庁

Accordingly, in the case that a battery, etc., are connected between output terminals 3 and 4, a stabilizing capacitor 17b connected between power wiring and the input terminal 2 is connected in parallel to the capacitance between the gate and the source of the switching element 12, so that the occurrence of self turn-on is suppressed.例文帳に追加

したがって、出力端子３，４間にバッテリ等が接続された場合に、電源配線と入力端子２との間に接続された安定化コンデンサ１７ｂがスイッチング素子１２のゲート−ソース間容量に並列接続されるので、セルフターンオンの発生が抑制される。 - 特許庁

Simultaneously, a CK3 becomes the H level and the potential of the signal outputting unit becomes higher while the H level appeared to the signal outputting unit (Out) becomes equal to VDD by the potential of a gate of the TFT 102 rises more than a potential (VDD+VthN) by the work of a capacitance 104.例文帳に追加

同時にＣＫ３がＨレベルとなって信号出力部の電位は上昇し、同時に容量１０４の働きによってＴＦＴ１０２のゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇することによって信号出力部(Ｏｕｔ)に現れるＨレベルはＶＤＤに等しくなる。 - 特許庁

Therefore, silicon oxide is used, in place of a bulk of silicon dioxide, which is usually used as the material for the formation of a gate dielectric layer, and a semiconductor device capable of reducing leakage current is provided, while an input FET capacitance is made to increase.例文帳に追加

よって、ゲート誘電体層形成の材料として従来使用されていた二酸化シリコン製バルクの代替材料として酸化シリコンを用いることにより、入力ＦＥＴキャパシタンスを増加させながら、リーク電流を減らすことを可能とする半導体デバイスを提供することを特徴とする。 - 特許庁

On the active matrix substrate 1, where a TFT 14 is connected to each picture element electrode 16 arranged on a transparent substrate in a matrix, the parasitic capacitance Cgd is formed by a region, where the gate electrode 14G overlaps with the drain electrode 14D, and the periphery region.例文帳に追加

透明基板上にマトリクス状に配置された各絵素電極１６にＴＦＴ１４が接続されたアクティブマトリクス基板１において、ゲート電極１４Ｇとドレイン電極１４Ｄとが重なり合う領域およびその周縁領域とによって寄生容量Ｃｇｄが形成される。 - 特許庁

Thereby, the voltage between the gate G and drain D of the field-effect transistor Q1 becomes the same AC potential, therefore no current is generated through the stray capacitance, and the input impedance of the field-effect transistor Q1 can be made high in the same way as the case that the feedback capacitor is used.例文帳に追加

これにより、電界効果トランジスタＱ１のゲートＧとドレインＤとの電位が交流的に同一になり、この間の浮遊容量を通じての電流が生じず、帰還コンデンサを用いていた場合と同様にして、電界効果トランジスタＱ１の入力インピーダンスが高められる。 - 特許庁

In this device, a storage capacitor is formed by the gate electrode of a TFT(thin film transistor) which is had by a pixel, a wiring (connection wiring) which is formed on an activated layer and is connected to the activated layer, an insulation film which is formed on the connection wiring and a wiring (capacitance wiring) which is formed of the insulation film.例文帳に追加

画素が有するＴＦＴのゲート電極及び活性層上に形成され、かつ活性層に接続された配線（接続配線）と、前記接続配線上に形成された絶縁膜と、前記絶縁膜上に形成された配線（容量配線）とで保持容量を形成した。 - 特許庁

The gate electrode of the TFT 156 is connected to the scanning line 112, while the source electrode is connected to a first feeder line 165; the source electrode of the TFT 158 is connected to a second feeder line 166; and a common drain electrode of the TFTs 156, 158 is connected to the capacitance line 132.例文帳に追加

ＴＦＴ１５６のゲート電極は走査線１１２に接続され、ソース電極は第１給電線１６５に接続され、ＴＦＴ１５８のソース電極は第２給電線１６６に接続され、ＴＦＴ１５６、１５８の共通ドレイン電極が容量線１３２に接続されている。 - 特許庁