「gate-capacitance」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide an inexpensive field effect transistor and its manufacturing method, in which a moisture prevention process around a gate by thick film lamination of a moisture-proof insulating film is performed, and an increase of gate capacitance is suppressed.例文帳に追加

耐湿絶縁膜の厚膜積層によるゲート周りの防湿処理が施され、且つ、ゲート容量増大を抑制する安価な電界効果型トランジシタとその製造方法を提供する。 - 特許庁

A delay scheme which delays turn-on of a source-drain circuit of a driver for a short time after turn-on of a gate of a driver transistor, allows the gate capacitance of the driver transistor to provide an extra boost.例文帳に追加

ドライバトランジスタのゲートのターンオン後に短時間に亘ってドライバのソース−ドレイン回路のターンオンを遅延させる遅延系は、ドライバトランジスタのゲート容量によって補助的なブーストが得られるようにさせる。 - 特許庁

To provide a semiconductor device by which capacitance between a gate electrode film and a drain layer can be reduced while lowering ON resistance and the isolation voltage of a gate insulating film can be secured.例文帳に追加

オン抵抗を低くしつつゲート電極膜とドレイン層との間の静電容量を小さくでき、かつゲート絶縁膜の絶縁耐圧を確保することが可能な半導体装置を提供すること。 - 特許庁

Therefore, floating of a gate of pull-up transistor due to parasitic capacitance between the gate and a drain of the pull-up transistor of the drive part outputting a scan signal can be prevented.例文帳に追加

従って、スキャン信号を出力する前記駆動部のプル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスにより前記プル−アップトランジスタのゲートがフローティングされることを防止することができる。 - 特許庁

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

In the gate level characteristic calculation of a design stage of a semiconductor integrated circuit, delay effective capacitance Cdelay, transition effective capacitance Cslew and effective resistance Cjk are stored in a library 1 in advance.例文帳に追加

半導体集積回路の設計段階のゲートレベル特性算出では、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、及び実効抵抗Ｃｊｋがライブラリー１に予め格納されている。 - 特許庁

The output circuit provides short-circuiting between the gate and the source of each of the first and second transistors during a switching period, and charges/discharges the first phase compensation capacitance and the second phase compensation capacitance to a predetermined potential.例文帳に追加

出力回路は、切り替え期間に第１、第２トランジスタの各々のゲートとソース間を短絡すると共に、第１位相補償容量及び前記第２位相補償容量を所定の電位へ充放電する。 - 特許庁

A control voltage Vt for feedback control of an oscillation frequency is applied to back gate terminals of variable capacitance elements 121, 122, 131, 132, 141 and 142 of the variable capacitance circuits 120, 130 and 140.例文帳に追加

各可変容量回路１２０、１３０、及び１４０の可変容量素子１２１、１２２、１３１、１３２、１４１、及び１４２のバックゲート端子には、発振周波数をフィードバック制御するための制御電位Ｖｔが印加される。 - 特許庁

It is preferable that each drain electrodes D of the TFT is extended on the surface of the auxiliary capacitance electrode 18a via an insulation layer 26 thinner than the thickness of a gate insulation film covering the surrounding of the auxiliary capacitance line 18.例文帳に追加

この補助容量電極１８ａの表面には補助容量線１８の周辺を覆うゲート絶縁膜の厚さよりも薄い絶縁層２６を介してＴＦＴのドレイン電極Ｄを延在させるとよい。 - 特許庁

In capacitance measuring TEG, a first TEG is provided with a first basic part having the same shape and size as a gate electrode of FET being an object for capacitance acquirement and a first addition part added at one end of the first basic part.例文帳に追加

第１のＴＥＧは、容量取得対象のＦＥＴのゲート電極と同一形状、同一寸法の第１基本部と、第１基本部の一方の端部において付加された第１付加部とを含む。 - 特許庁

To provide an SOI-MISFET which inhibits electrical short circuit due to residual of polycrystalline silicon, increase of parasitic capacitance in a gate electrode and a reverse narrow channel effect.例文帳に追加

ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。 - 特許庁

To simultaneously reduce the parasitic resistance of a gate and source drain, the parasitic capacitance of the source drain and leakage due to punch-through or DIBL.例文帳に追加

ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現する。 - 特許庁

To provide a pixel set with a design for compensating the variables of gate-drain parasitic capacitance that is produced due to displacement error in a manufacturing process.例文帳に追加

製造プロセスの変位誤差により生じるゲート・ドレイン寄生キャパシタンスの変量を補償するための設計を備える画素セットを提供する。 - 特許庁

The electric circuit involves a capacitance element having electrodes disposed so as to hold a specified gate-source voltage of a transistor.例文帳に追加

本発明は、容量素子の両電極がある特定のトランジスタのゲート・ソース間電圧を保持できるように配置した電気回路を提供する。 - 特許庁

A capacitance forming electrode pattern is formed in a gate leader line forming region 31B of a first TAB block 50B-1.例文帳に追加

静電容量形成用電極パターン６０が第１のＴＡＢブロック５０Ｂ−１のゲート引出し線形成領域３１Ｂに形成してある。 - 特許庁

To stabilize a capacitance formed between a signal wire or a gate wire and an electrode of a conversion element, and to facilitate a fabrication process.例文帳に追加

信号配線やゲート配線の、変換素子の電極との間に形成する容量を安定化させるとともに、製造工程を容易化する。 - 特許庁

To speed up the operation of a semiconductor device by reducing parasitic capacitance between each poly-plug and each gate electrode and reducing the resistance of the poly-plug itself.例文帳に追加

ポリプラグとゲート電極の間の寄生容量を低下させ、ポリプラグ自身の抵抗を低下させて、半導体装置の動作の高速化を図る。 - 特許庁

The plus side terminal (node N11) of a capacitor (C1) for boot strap is connected to the gate of a capacitance charging transistor (T21) for boot strap on the next stage.例文帳に追加

ブートストラップ用容量（Ｃ１）のプラス側端子（ノードＮ１１）が、次段のブートストラップ用容量充電トランジスタ（Ｔ２１）のゲートに接続される。 - 特許庁

Consequently, the parasitic capacitance between the gate electrode 13 and a source/drain region including wiring can be reduced and the transistor element can operate at a high speed.例文帳に追加

ゲート電極と配線を含むソース／ドレイン領域との間の寄生容量を低減することができ素子の高速動作が可能となる。 - 特許庁

To provide a constant voltage circuit and an amplifier circuit capable of preventing oscillation even when being connected to an amplifier including a transistor having large gate capacitance.例文帳に追加

ゲート容量が大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路及び増幅回路を提供する。 - 特許庁

To easily and surely form a concave portion formed on the upper part of an element isolation insulating film, and to prevent capacitance coupling of the floating gate in an effective manner.例文帳に追加

素子分離絶縁膜の上部に形成される凹部を容易且つ確実に形成し、フローティングゲートの容量結合を効果的に防止する。 - 特許庁

To reduce the difference from an actual characteristic by using effective capacitance and effective resistance corresponding to the characteristic of a gate level of a logic circuit to be calculated.例文帳に追加

算出すべき論理回路のゲートレベルの特性に応じた実効容量や実効抵抗を用いて、実際の特性との差異を小さくする。 - 特許庁

To provide a semiconductor device which has a mushroom gate covered with an interlayer insulating film and is suppressed in increase in parasitic capacitance, and to provide a manufacturing method therefor.例文帳に追加

マッシュルームゲートを層間絶縁膜で覆い、かつ寄生容量の増大を抑制した半導体装置およびその製造方法を提供する。 - 特許庁

To provide a liquid crystal display device having excellent display quality by satisfactorily suppressing a change of capacitance between a gate and a drain of a TFT.例文帳に追加

ＴＦＴのゲート−ドレイン間容量の変化を良好に抑制することにより、表示品位の優れた液晶表示装置を提供する。 - 特許庁

Electric charge is rapidly accumulated on the gate capacitance with the current I_GD (large current), so transistors M1 and M7 rapidly turn on and current I_OUT and I_DET flow.例文帳に追加

トランジスタＭ１、Ｍ７は、電流Ｉ_GD（大）によって急速にゲート容量へ電荷が蓄えられて急速にオンになり、電流Ｉ_OUT、Ｉ_DETが流れる。 - 特許庁

To provide a semiconductor device having minimal parasitic capacitance associated with the gate electrode of the device in order to obtain rapid operating speed.例文帳に追加

早い動作速度を具現するために素子のゲート電極と関連がある最少の寄生キャパシタンスを有する半導体素子を提供する。 - 特許庁

In a so-called gate storage type liquid crystal display device using a thin film transistor as a switching element and forming auxiliary capacitance between a pixel electrode 4 and gate wiring 8, a partial metallic film constituting the gate wiring 8 of the part forming an auxiliary capacitance with the pixel electrode 4 is notched, and an ITO film 9 being a transparent film is formed so as to cover the notched part as the gate wiring.例文帳に追加

スイッチング素子として薄膜トランジスタを用い、かつ、画素電極４とゲート配線８との間で補助容量を形成する、いわゆるゲートストレージ型の液晶表示装置において、画素電極４との間で補助容量を形成する部分のゲート配線８を構成する金属膜を一部切り欠き、切り欠いた部分を覆うように透明導電膜であるＩＴＯ膜９をゲート配線として形成する。 - 特許庁

Between the buffer layer and the emitter electrode, a buffer resistor 14 is inserted, and its resistance value is set smaller than that, which increases the voltage between the gate and emitter by the negative capacitance of the gate during a period of charging between the gate and collector by the voltage applied between the gate and emitter, when turning on the device.例文帳に追加

バッファ層とエミッタ電極との間にバッファ抵抗１４が挿入され、その抵抗値は、装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定される。 - 特許庁

Since the transistor 102 is turned ON, a potential at the source of the transistor 102 is increased but a potential between the gate and the source is held by capacitance between the gate and the source of the transistor 102 and since the gate of the transistor 102 is floating, a potential at the gate of the transistor 102 is also increased by a capacitive coupling effect.例文帳に追加

トランジスタ１０２がオン状態にあるため、トランジスタ１０２のソースの電位は上昇するが、トランジスタ１０２のゲート・ソース間の容量によって、ゲート・ソース間の電位が保持されており、かつトランジスタ１０２のゲートはフローティングとなっているため、容量結合効果によってトランジスタ１０２のゲートの電位も上昇する。 - 特許庁

In a MISFET, a plurality of gate electrodes 2 are connected to one contact region 6, capacitance parasitic between the gate electrodes and a substrate is divided by a plurality of the gate electrodes, and thus the capacity is reduced and the high frequency characteristics are improved.例文帳に追加

ＭＩＳＦＥＴにおいて、一つのコンタクト領域６に複数本のゲート電極２が接続されており、ゲート電極と基板との間に寄生する容量を複数本のゲート電極で分割することにより、容量が減少して高周波特性が向上する。 - 特許庁

Since a voltage to be applied to the gate electrode 35 of the FET 200 is held by a gate capacitance existing between the gate electrode 35 and a LDD(lightly-doped-drain) region 33, a capacitor is not needed specially in a pixel and, thus, a pixel whose effective light emission area is large is obtained.例文帳に追加

電流制御用ＦＥＴ２０２のゲート電極３５とＬＤＤ領域３３との間のゲート容量によりゲート電極３５にかかる電圧が保持されるため、画素内に特にコンデンサは必要なく、有効発光面積の大きい画素が得られる。 - 特許庁

This structure reduces leakage current from the rear surface of the chip, reduces on-resistance, reduces loop current between a gate and a source, and reduces parasitic inductance at a source wiring side, thereby preventing oscillation of a gate voltage via parasitic capacitance between the gate and the source.例文帳に追加

これにより、チップ裏面からのリーク電流を減らし、オン抵抗を低減するとともに、ゲート−ソース間のループ電流を減らし、ソース配線側の寄生インダクタンスを低減することで、ゲート−ソース間の寄生容量を介したゲート電圧の発振を抑制する。 - 特許庁

In the structure, as the gate electrode 11 is retained, and at the same time, an insulating film 12 is partially removed, gate parasitic capacitance can be decreased without lowering the yield of production, when the gate electrode is formed, and high frequency characteristic can also be improved.例文帳に追加

かかる構造においては、ゲート電極の保持を行うと同時に部分的に絶縁膜が残存しているため、ゲート電極形成時におけるゲート歩留まりを低減することなく、ゲート寄生容量を低減し、高周波特性を向上させる効果をもたらす。 - 特許庁

To provide a semiconductor device, capable of improving withstand voltage in a drain side and suppressing increase in capacitance between gate and source in the source side.例文帳に追加

ドレイン側では耐圧向上等のためのフィールドプレートを形成し、ソース側ではゲート−ソース間の容量の増加を防止する半導体装置を提供する。 - 特許庁

The invention relates to an electric circuit having an arrangement such that both electrodes of a capacitance element can hold a gate-to-source voltage of a particular transistor.例文帳に追加

本発明は、容量素子の両電極がある特定のトランジスタのゲート・ソース間電圧を保持できるように配置した電気回路を提供する。 - 特許庁

A capacitance 12 and a diode 13 are used to increase a gate voltage of the MOSFET 7 for protection when a drain voltage of the power transistor 2 is increased.例文帳に追加

静電容量１２とダイオード１３を用いて、パワートランジスタ２のドレイン電圧の上昇時に、保護用ＭＯＳＦＥＴ７のゲート電圧を上昇させる。 - 特許庁

The resistance component R permits capacitance coupling to the gate electrode of the writing transistor 23 when a source potential of a driving transistor rises.例文帳に追加

そして、この抵抗成分Ｒは、駆動トランジスタのソース電位が立ち上がるときの書込みトランジスタ２３のゲート電極への容量カップリングを許容する。 - 特許庁

A device simulator 22 executes device simulation to calculate gate-drain capacitance (C-V characteristic 5) when source-drain voltage is not 0 V.例文帳に追加

デバイスシミュレータ２２は、デバイスシミュレーションを実行してソース・ドレイン間電圧が０Ｖでない場合におけるゲート・ドレイン間容量（Ｃ−Ｖ特性５）を算出する。 - 特許庁

To provide a semiconductor device that has capacitance comprising a gate electrode whose resistance can be made low and an upper electrode and a lower electrode that are made of the same material.例文帳に追加

低抵抗化が図られたゲート電極と、同一材料の上部電極及び下部電極から成る容量を有する半導体装置を提供する。 - 特許庁

To provide a thin film transistor and its structure in which the variance of a parasitic capacitance between a gate electrode and a drain region is substantially reduced.例文帳に追加

ゲート電極とドレイン領域との間の寄生容量の変動を実質的に低減させた薄膜フィルムトランジスタ、及びその構造を提供する。 - 特許庁

To provide a field-effect transistor wherein operational efficiency and speed can be increased by applying a gate voltage efficiently to make the capacitance component small.例文帳に追加

ゲート電圧を効率的に印加し、キャパシタンス成分を小さくすることにより、高効率化、高速化を図ることが可能な電界効果型トランジスタを提供する。 - 特許庁

The capacitance for reducing afterimage 17 is formed between the floating diffusion 16 and the gate 37 of the selected transistor 11 of the own pixel 4.例文帳に追加

残像低減用容量１７は、自画素４１のフローティングディフュージョン１６と自画素４の選択トランジスタ１１のゲート３７との間に形成された容量である。 - 特許庁

The input impedance of the high frequency amplifying circuit 4 changes with the change and capacitance between a gate and a source increases/ decreases in a MOSFET.例文帳に追加

この変化に伴って高周波増幅回路４の入力インピーダンスが変化し、ＭＯＳＦＥＴなどではゲート・ソース間の容量値が増減する。 - 特許庁

A gate electrode 38, an auxiliary capacitance line 36, and a reflecting layer 37 formed from an aluminum metal are formed at the same time on a thin film transistor substrate 31.例文帳に追加

薄膜トランジスタ基板３１上に、アルミニウム系金属からなるゲート電極３８、補助容量ライン３６および反射層３７を同時に形成する。 - 特許庁

The sampling switch SW1 includes a MOS transistor having a capacitance CP between a gate 60 and one source/drain 62 smaller than the other source/drain 61.例文帳に追加

サンプリングスイッチＳＷ１は、ゲート６０と一方のソース／ドレイン６２との間の容量ＣＰが他方のソース／ドレイン６１よりも小さいＭＯＳトランジスタからなる。 - 特許庁