「gate-capacitance」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

By switching on these TFT3, 4 by the gate line of the prestage, the capacitance of the organic EL element EL is discharged before own line is selected.例文帳に追加

これらＴＦＴ３、４を前段のゲートラインによってオンすることにより、自己のラインが選択される前に、有機ＥＬ素子ＥＬの容量の放電を行う。 - 特許庁

The gate capacitance is reduced by the thick silicon oxide film 15A, and excellent transistor characteristics are ensured by the silicon oxide films 15B above the silicon oxide film 15A.例文帳に追加

厚いシリコン酸化膜１５Ａによりゲート容量が低減され、その上方の薄いシリコン酸化膜１５Ｂにより優れたトランジスタ特性が確保される。 - 特許庁

The switching drive circuit 11 is provided with a variable capacitance element 14, connected between the drain electrode D and an gate electrode G of the transistor Tr10.例文帳に追加

スイッチング駆動回路１１は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間に接続される可変容量素子１４を備えている。 - 特許庁

Since a parasitic capacitance value C_gs generated while the drain electrode is overlapped with the gate electrode becomes small, flicker does not occur.例文帳に追加

このようにすれば、上記ドレーン電極とゲート電極が重なりながら発生する寄生キャパシタンス値Ｃ_gsが小さくなるのでフリッカー（ｆｌｉｃｋｅｒ）が発生しない。 - 特許庁

The potentials 201, 202 of gate wiring for modulating those of pixel electrodes are modulated by a compensation voltage value in capacitance coupling driving according to source signals.例文帳に追加

画素電極の電位を変調するゲート配線の電位２０１，２０２をソース信号に応じて、容量結合駆動における補償電圧の大きさを変調する。 - 特許庁

The overlap of the source electrode 224/the drain electrode 230 and a gate region 202 is eliminated, and the parasitic capacitance and the feed-through voltage are reduced.例文帳に追加

ソース電極２２４及びドレイン電極２３０とゲート領域２０２とのオーバラップがなくなり、寄生容量とフィードスルー電圧を低減することができる。 - 特許庁

To provide a semiconductor device having a gate structure that can reduce the parasitic capacitance between a gate electrode and a source/drain diffusion region (including its wiring) and can make a transistor element to operate at a high speed, and to provide a method of manufacturing the device.例文帳に追加

ゲート電極とソース／ドレイン拡散領域（及びその配線を含む）との間の寄生容量を低減でき高速動作が可能となるゲート構造を有する半導体装置及びその製造方法を提供する。 - 特許庁

In this case, the lower part of the pixel electrode 11 is made not to extend from the parasitic capacitance compensation pattern 22 surface toward the gate wire 3 side, even if the alignment deviation between the pixel electrode 11 and the gate wire 3 is generated.例文帳に追加

この場合、画素電極１１の下辺部は、該画素電極１１とゲート線３との間にアライメントずれが生じても、寄生容量補償用パターン２２上からゲート線３側に突出しないようになっている。 - 特許庁

To provide a semiconductor device, where parasitic capacitance between a gate electrode and a drain electrode or between a gate electrode and a drain electrode is lessened, and a breakdown voltage between a source and a drain is prevented from deteriorating.例文帳に追加

ゲート電極とソース電極、あるいはゲート電極とドレイン電極との間の寄生容量が低減され、ソース／ドレイン耐圧の低下が防止された半導体装置およびその製造方法を提供する。 - 特許庁

The auxiliary capacitance is provided by a first transparent conductive pattern 39 on a gate insulating film 15 in a lower side of the thick type resin film 5, and a second transparent pattern 19 in a lower layer than the gate insulating film 15.例文帳に追加

補助容量が、厚型樹脂膜５より下層側で、ゲート絶縁膜１５上の第１透明導電パターン３９と、ゲート絶縁膜１５より下層の第２透明導電パターン１９とにより設けられる。 - 特許庁

To provide a liquid crystal display having improved image quality by preventing deterioration in transistor characteristics due to light from a back light without increasing the capacitance between a gate and a source, and between the gate and a drain.例文帳に追加

ゲートとソース間及びゲートとドレイン間の容量を増大させることなく、バックライトからの光によるトランジスタ特性の劣化を防ぐことにより、画質の向上した液晶表示装置を提供することを目的とする。 - 特許庁

A semiconductor device comprises a main element with an insulated gate bipolar transistor structure, and a sense element with an insulated gate bipolar transistor structure having a larger feedback capacitance than the main element.例文帳に追加

実施形態によれば、半導体装置は、絶縁ゲート型バイポーラトランジスタ構造を有するメイン素子と、前記メイン素子よりも帰還容量が大きい絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子とを備えている。 - 特許庁

To provide a nonvolatile semiconductor memory device having an interlayer insulating film made to assure large coupling capacitance between a controlling gate and a floating gate, while assuring electric field moderating effect and leak prevention function.例文帳に追加

電界緩和効果とリーク防止機能を確保しながら、制御ゲートと浮遊ゲートの間の大きな結合容量をも確保できるようにした層間絶縁膜を持つ不揮発性半導体記憶装置を提供する。 - 特許庁

In the method of manufacturing the semiconductor device having a capacitance block by the master slice method, a reticle used for forming a gate polysilicon layer 14 to be used for forming the capacitance block is one customized according to request.例文帳に追加

容量ブロックを備える半導体装置をマスタースライス方式により製造する方法において、容量ブロック形成に用いられるゲートポリシリコン層１４を形成する際のレチクルとして、要求に応じてカスタマイズされたものを用いる。 - 特許庁

To provide a semiconductor device constituted by piling up conductors in the source/drain area for reducing the capacitance related to the gate electrode and the source/drain area and the junction capacitance related to the source/drain area.例文帳に追加

ソース／ドレイン領域に導電体を積み上げた構造の半導体装置において、ゲート電極とソース／ドレイン領域に纏わる容量及びソース／ドレイン領域に纏わる接合容量を低減できる半導体装置を提供する。 - 特許庁

At this time, the capacitance TFT 26 turns to on from off and the gate voltage of the drive TFT 24 changes in correspondence to the capacitance change and reduces the drive current while compensating the threshold and mobility of the drive TFT 24.例文帳に追加

このとき、容量ＴＦＴ２６がオフからオンとなり、この容量変化に対応して駆動ＴＦＴ２４のゲート電圧が変化して駆動ＴＦＴ２４のしきい値と移動度を補償しながら駆動電流を縮小する。 - 特許庁

The power semiconductor device is characterized in that an expression of Rg<(16,000×Cs/(A×Ic)+750)/Cg holds among a resistance Rg (ohms) of the gate resistor 12, a capacitance Cs (nF) of the snubber capacitor 15, a gate capacitance Cg (nF), an element valid area A (cm2) and a current Ic (A) flowing through between the collector and emitter electrodes.例文帳に追加

ゲート抵抗１２の抵抗値Ｒｇ（Ω）、スナバキャパシタ１５の容量Ｃｓ（ｎＦ）、ゲート容量Ｃｇ（ｎＦ）、素子有効面積Ａ（／ｃｍ^2）とコレクタ電極及びエミッタ電極間を流れる電流Ｉｃ（Ａ）の関係が、Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇを満たすことを特徴とする。 - 特許庁

Since the distance (d1) between the gate electrode 5 and the drain electrode, the distance (d2) between the gate electrode 5 and the drain wiring, and the distance between the gate electrode 5 and the drain diffusion region can be made larger than those in the conventional semiconductor device having the same size, the capacitance between them can be reduced.例文帳に追加

このようなゲート電極構造により、ゲート電極−ドレイン電極間距離（ｄ１）、ゲート電極−ドレイン配線間距離（ｄ２）、ゲート電極−ドレイン拡散領域間距離を同じサイズの従来のものより大きくすることができるのでそれらの間の容量が低減される。 - 特許庁

To provide a manufacturing method of a semiconductor device which is superior in high-frequency characteristics, wherein the alignment deviation between a conductive layer used as a gate electrode and a source/drain is not present, irregurality in source resistance and gate capacitance can be prevented, the gate resistance is reduced, and irregularity in the source-drain current is small.例文帳に追加

ゲート電極に用いられる導電層とソース／ドレイン領域との合わせずれがないため、ソース抵抗とゲート容量のバラツキを防ぐことができ、ゲート抵抗を小さし、ソース−ドレイン電流のバラツキが小さい高周波特性の優れた半導体装置の製造方法を提供する。 - 特許庁

Thus, a capacitance of the correction TFT 22 changes during the fall of the gate voltage, the slope of fall of the gate voltage of the driver TFT 24 changes, and the gate voltage after the fall of the holding capacity line SC is set in accordance with the variation in the threshold values among the driver TFTs 24.例文帳に追加

従って、ゲート電圧の立ち下がり中に補正ＴＦＴ２２の容量値が変化し、駆動ＴＦＴ２４のゲート電圧の立ち下がり勾配が変化し、これによって駆動ＴＦＴ２４のしきい値変化に対応して、保持容量ラインＳＣ立ち下がり後のゲート電圧の設定が行える。 - 特許庁

To provide a manufacture of a semiconductor device capable of preventing increase in parasitic capacitance and reduction of an operation speed even when an upper layer gate electrode and a lower layer gate electrode have an extension part from an SOI layer to an element isolation region in a back gate MOSFET of an SOI-type semiconductor layer.例文帳に追加

ＳＯＩ型半導体層のバックゲートＭＯＳＦＥＴにおいて上層及び下層ゲート電極がそれぞれＳＯＩ層から素子分離領域まで延伸部を有しても寄生容量の増加と動作速度の低下を防止できる半導体装置の製造方法を提供する。 - 特許庁

The liquid crystal display device is provided with gate lines 1 and in-screen common lines 2 formed of a 1st conductive film for forming the gate lines and screen end common lines 5a for forming auxiliary capacitance which are formed of a 2nd conductive film for forming pixel electrodes and are crossing the gate lines 1.例文帳に追加

液晶表示装置には、ゲート線形成用の第１の導電膜からなるゲート線１及び画面内共通線２と、画素電極形成用の第２の導電膜からなりゲート線１と交差する補助容量形成のための画面端共通線５ａとが設けられている。 - 特許庁

An offset voltage is applied on a pixel electrode 14 by the capacitance coupling through a storage capacitance 15 by changing the voltage on the gate signal line 11 among at least four potentials including the on and off potentials, and the size of the storage capacitance 15 is made to mutually differ for every specified number of rows or columns.例文帳に追加

ゲート信号線１１をオン電位及びオフ電位を含む少なくとも４つの電位間で変化させることにより、蓄積容量１５を介して容量結合によるオフセット電圧を画素電極１４に印加し、蓄積容量１５の大きさを、所定数の行ごと又は列ごとに異ならしめる。 - 特許庁

In the retention capacitance 1h of a liquid crystal device, a first retention capacitance 1i is composed of a first electrode 3c, a first dielectric layer 4c comprising a part superimposed with the first electrode 3c among a gate insulation film 4 and a second electrode 6c for retention capacitance comprising extension part of a drain electrode 6b.例文帳に追加

液晶装置の保持容量１ｈでは、第１の電極３ｃと、ゲート絶縁膜４のうち、第１の電極３ｃと重なる部分からなる第１の誘電体層４ｃと、ドレイン電極６ｂの延設部分からなる保持容量用の第２の電極６ｃとによって第１の保持容量１ｉが形成されている。 - 特許庁

This charge pumping circuit, using a MOSFET in a charge transfer device, is configured so as to control a gate voltage to a fixed level by a divided voltage between a first resistor connected to a source-gate of a MOSFET for charge transfer and a second resistor connected to a drain-gate and to supply a clock pulse for on-off controlling the gate through a capacitance.例文帳に追加

電荷転送素子にＭＯＳＦＥＴを用いたチャージポンプ回路において、電荷転送用ＭＯＳＦＥＴのソース−ゲートに接続した第１の抵抗とドレイン−ゲートに接続した第２の抵抗との分圧電圧によりゲートの電圧を一定レベルに制御し、ゲートをオン・オフ制御するクロックパルスを容量を介して供給するような構成とした。 - 特許庁

Then, the width of a depletion layer 6 is adjusted, by controlling reverse bias applied between the p-type region 2 and the n-type region 3 and a positive voltage applied to the gate electrode 5, thus making the capacitance value of the semiconductor variable capacitance capacitor changed.例文帳に追加

そして、Ｐ型領域２およびＮ型領域３間に加える逆バイアスと、ゲート電極５に加える正の電圧とを制御して空乏層６の幅を調節することで、半導体可変容量コンデンサの容量値を変化させる。 - 特許庁

In what is called a CS on-gate structure where auxiliary capacitance PCS1 is formed on a scanning line WLn, the conductivity of a switching element transistor NTr1 is different from that of the electrode made of the semiconductor film of the auxiliary capacitance PCS1.例文帳に追加

補助容量ＰＣＳ１が走査線ＷＬｎ上に形成されるいわゆるＣＳオンゲート構造において、スイッチング素子であるトランジスタＮＴｒ１の導電性は、補助容量ＰＣＳ１の半導体膜からなる電極の導電性と異なる。 - 特許庁

To obtain a display image of good quality without impairing uniformity of a screen by reducing parasitic capacitance generated in a gate electrode of a driving transistor, especially a capacity value between gate and source of the driving transistor, to improve bootstrap gain.例文帳に追加

駆動トランジスタのゲート電極に付く寄生容量、特に、駆動トランジスタのゲート−ソース間の容量値を低減することでブートストラップゲインを向上し、画面のユニフォーミティを損なうことなく、良質な表示画像を得るようにする。 - 特許庁

For example, a parasitic capacitance Cp and the external capacitor element are formed at a part where a gate electrode overlaps with a drain impurity region, and the external capacitor element is formed at a part where the gate electrode overlaps with the impurity region for forming the word line RWL.例文帳に追加

たとえば、寄生容量Ｃｐをゲート電極がドレイン不純物領域と重なる部分に、外部容量素子をゲート電極が読み出しワード線ＲＷＬをなす不純物領域と重なる部分に形成する。 - 特許庁

With this configuration, the shield gate reduces the capacitance between the active gate and the drain, so that the operation ability of the MOSFET at a high frequency is improved both in operation in a linear range and operation as a switching device.例文帳に追加

この構成により、シールドゲートがアクティブゲートとドレインの間のキャパシタンスを減少させるので、リニアレンジにおいて作動する場合でもスイッチングデバイスとして作動する場合でも、ＭＯＳＦＥＴの高周波での作動能力が向上する。 - 特許庁

In the varicap diode e.g. a P-type gate electrode 3 is formed on a P-type semiconductor substrate 1 via a gate oxide film 2, so that the flat-band voltage Vfb is shifted to the positive side, and the variable width of the capacitance is expanded.例文帳に追加

本発明のバリキャップダイオードは、例えばＰ型の半導体基板１上にゲート酸化膜２を介してＰ型のゲート電極３を形成することで、フラットバンド電圧Ｖｆｂがプラス側にシフトするため、容量の可変幅が広がる。 - 特許庁

A voltage adding section 34 adds the voltage according to the capacitance of capacitors C21 and C22 to the gate threshold voltage Vth in response to an S(N+1) signal supplied to the (N+1) terminal, thus creating a gate potential for turning the transistor T14 on.例文帳に追加

電圧加算部３４は、（Ｎ＋１）端子に供給されたＳ(N+1)信号によってコンデンサＣ２１，Ｃ２２の容量に応じた電圧をゲート閾値電圧Ｖthに加算してトランジスタＴ１４がオンするためのゲート電位を生成する。 - 特許庁

To provide a semiconductor device and its fabricating process, in which a low resistance, high operation speed insulated gate field-effect transistor capable of reducing parasitic capacitance is realized.例文帳に追加

低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供する。 - 特許庁

To provide a power semiconductor apparatus capable of accelerating a switching speed by reducing a collector-gate capacitance Cgc, while raising a breakdown voltage.例文帳に追加

耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度を高速化することが可能な電力用半導体装置を提供する。 - 特許庁

To provide a semiconductor device having an SOI (Silicon On Insulator) FET which can give a body contact region without attaching excessive gate capacitance, and a method for manufacturing the semiconductor device.例文帳に追加

余分なゲート容量の付加なく、ボディーコンタクト領域を与えることのできるＳＯＩ ＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。 - 特許庁

To form a low-resistance fine electrode for reducing an electric field between the gate and the drain without causing an increase in capacitance, in a field effect transistor and its manufacturing method.例文帳に追加

電界効果型トランジスタ及びその製造方法に関し、容量の増加を招かず、ゲート−ドレイン間に低抵抗な微細な電界緩和用電極を設ける。 - 特許庁

To reduce the amount of power loss upon turning-on and similarly upon turning-off by reducing a capacitance between a gate and a drain of a power MOSFET device.例文帳に追加

パワーＭＯＳＦＥＴデバイスのゲート・ドレイン間容量を低減させることにより、ターンオン時及び同様にターンオフ時における電力損失の量とを低減する。 - 特許庁

For example, a delay library is created using the rise time Tslew of a signal input to the gate, the load capacitance Cload on the output side, and Deff_i.例文帳に追加

例えば、ゲートに入力される信号の立ち上がり時間Ｔｓｌｅｗと、出力側の負荷容量ＣｌｏａｄとＤｅｆｆ＿ｉとを用いて遅延ライブラリを作成する。 - 特許庁

To provide an array substrate wherein wiring delay is reduced and capacitance between the gate and the source of a TFT can be adjusted, and to provide its manufacturing method.例文帳に追加

本発明の目的は、配線遅延を低減させ、また、ＴＦＴのゲート・ソース間容量を調節可能なアレイ基板およびその製造方法を提供することにある。 - 特許庁

To provide a semiconductor device in which an element forming region can be decreased and parasitic capacitance can be reduced at the gate electrode part, and to provide its fabricating method.例文帳に追加

素子形成領域を小さくできるようにすると共に、ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。 - 特許庁

In the characteristic improving circuit 10, the gate capacitance increases in the FET 8, a pass gain increases and a pass phase decreases in accordance with an increase in an input level.例文帳に追加

この特性改善回路１０では、入力レベルの増大に伴いＦＥＴ８のゲート容量の増大が生じ、通過利得が増加し、通過位相が減少する。 - 特許庁

A parasitic capacitance is added to the first input terminal of the differential amplifier so as to enable the CMOS transmission gate to decrease fluctuations caused by kick-back noises in the reference voltage.例文帳に追加

ＣＭＯＳ伝送ゲートは、差動増幅器の第１入力に寄生キャパシタンスを追加することによって、キックバックノイズによる基準電圧の変動を減少させる。 - 特許庁

Further, a capacitance caused in an overlapping region between a gate electrode and the drift region is calculated by considering a potential from a depletion region to an accumulation region.例文帳に追加

更に、ゲート電極とドリフト領域とのオーバーラップ領域に生じるキャパシタンスは、ポテンシャルをディプリーション領域からアキュミュレーション領域まで考慮することによって計算する。 - 特許庁

Thus, the dielectric film 2c of the storage capacitance 70 can be made thinner than the gate insulating film 2a of the TFT 30 without increasing manufacturing step.例文帳に追加

このため、製造工程を増やすことなく、蓄積容量７０の誘電体膜２ｃの膜厚をＴＦＴ３０のゲート絶縁膜２ａの膜厚よりも薄くすることができる。 - 特許庁

To provide a liquid crystal display element which is capable of improving image quality by compensating the variation of a parasitic capacitance between a gate electrode and source/drain electrode.例文帳に追加

本発明は、ゲート電極とソース／ドレイン電極との間の寄生容量の変化量を補償して画質を向上させることができる液晶表示素子を提供する。 - 特許庁