「gate-capacitance」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To provide a high-frequency pulse power amplifier where the power in the pulse width approaches a certain value by controlling the gate voltage, even in the case of restrictions on capacitance increase of a capacitor.例文帳に追加

ＦＥＴを使用した高周波パルス電力増幅器の、チャージ回路の放電に起因するドレーン電圧のパルス幅内下向傾斜による高周波出力パルス幅内下向傾斜の補正。 - 特許庁

The power amplifier has a structure, where a nonlinear input capacitance variable element 10 is connected to a gate bias voltage circuit which supplies bias voltage that is to be applied to GaAsFET.例文帳に追加

電力増幅器は、ＧａＡｓＦＥＴに印加するバイアス電圧を供給するゲートバイアス電圧回路に非線形入力容量可変素子１０が接続する構成を備える。 - 特許庁

To provide a drive circuit for driving a voltage-driven element which can reduce a turn-on loss without increasing a capacitance even when a gate-collector capacity is high.例文帳に追加

ゲートコレクタ間容量が大きい場合でも、キャパシタンスを大きくすることなく、ターンオン損失を低減することができる電圧駆動型素子を駆動するための駆動回路を提供することにある。 - 特許庁

To provide a field effect transistor structure which has a reduction in the overlap capacitance between a gate electrode and source/drain regions and in the resistance of a channel coupling that is set by a manufacturing process.例文帳に追加

ゲート電極とソース／ドレイン領域の間のオーバラップ容量を低減し製造プロセスにより設定されるチャネル連結部の抵抗も低減した電界効果トランジスタ構造を提供する。 - 特許庁

A part of a pixel electrode 13 is formed on an anodically oxidized film 7 formed on the surface of an auxiliary capacitance electrode 4 through an opening 18 formed in a gate insulating film 8.例文帳に追加

画素電極１３の一部は、ゲート絶縁膜８に形成された開口部１８を介して、補助容量電極４の表面に形成された陽極酸化膜７上に設けられている。 - 特許庁

To provide a semiconductor device which can prevent the occurrence of a crystal defect caused by thermal oxidation in a fabrication method, while reducing the capacitance caused by the gate electrode.例文帳に追加

ゲート電極起因の容量を低減し、かつ製造工程における熱酸化に起因する結晶欠陥の発生が抑制できる半導体装置及びその製造方法を提供する。 - 特許庁

To enable the rationalization of a method for manufacturing a semiconductor device that has capacitance comprising a gate electrode whose resistance can be made low and an upper electrode and a lower electrode that are made of the same material.例文帳に追加

低抵抗化が図られたゲート電極と、同一材料の上部電極及び下部電極から成る容量を有する半導体装置の製造方法の合理化を図る。 - 特許庁

The portion 6d of the auxiliary capacitance electrode 6 is connected instead to one end of a relay wiring line 31 (metal film 31c made of chromium etc.) for the auxiliary capacitance electrode which is provided on a top surface of a gate insulating film 12 and in three-layered structure through a contact hole 32 (with stable contact resistance).例文帳に追加

その代わりに、補助容量電極６の一部６ｄは、コンタクトホール３２を介して、ゲート絶縁膜１２の上面に設けられた３層構造の補助容量電極用中継配線３１（クロム等からなる金属膜３１ｃ）の一端部に接続されている（コンタクト抵抗安定）。 - 特許庁

The width W_1 of an LDD region 87 of the pixel transistor 80 is set narrower than the width W_2 of a channel region 83, so as to reduce the value of the parasitic capacitance of the pixel transistor 80, namely, a parasitic capacitance formed between the LDD region 87 and a gate electrode 81.例文帳に追加

そして、画素トランジスタ８０のＬＤＤ領域８７の幅Ｗ_1をチャネル領域８３の幅Ｗ_2よりも狭く設定することで、画素トランジスタ８０に付く寄生容量、即ち、ＬＤＤ領域８７−ゲート電極８１間に形成される寄生容量の容量値を小さくする。 - 特許庁

To provide a planar gate IGBT having a constitution which easily and effectively realizes the characteristics of low ON voltage and high-speed switching while avoiding deterioration of a breakdown voltage, increases of an input capacitance Cies as well as a feedback capacitance Cres and generation of oscillation upon short-circuiting a load.例文帳に追加

耐圧の低下、入力容量Ｃｉｅｓ及び帰還容量Ｃｒｅｓの増加、負荷短絡時における発振の発生を回避しながら、容易且つ効果的に低オン電圧及び高速スイッチング特性を実現できる構成のプレーナゲート型ＩＧＢＴを提供する。 - 特許庁

The capacitance value of the hold capacitor is determined on the basis of the gate capacitance value of the correcting transistor and the amount of the charge flowing into the hold capacitor during the voltage variation of a pulse voltage line is appropriately set, whereby the effect of the variation in the threshold value of the driving TFT on the driving current can be effectively reduced.例文帳に追加

保持容量の容量値を補正トランジスタのゲート容量値に基づいて決定し、パルス電圧ラインの電圧変化の際に保持容量に流れ込む電荷量を適切に設定し、駆動ＴＦＴのしきい値変動の駆動電流への影響を効果的に減少できる。 - 特許庁

At the midpoint between each static capacitance 9, 23 and each shunt capacitance 11, 25, the gates of MOS TRs 13, 27 are connected, voltage of the DC source 7 is impressed to each end of the whole circuit, and gate voltages are impressed to each MOS TR.例文帳に追加

各コネクタ部静電容量９，２３と各分圧用静電容量１１，２５との接続中間点にそれぞれＭＯＳトランジスタ１３，２７のゲートを接続し、回路全体の両端に直流電源７からの電圧を印加して、各ＭＯＳトランジスタ１３，２７にゲート電圧を印加する。 - 特許庁

The load capacitance includes a first MOS transistor comprising a gate terminal and a source/drain terminal formed by short-circuiting the source and drain, and a second MOS transistor comprising a gate terminal and a source/drain terminal formed by short-circuiting the source and drain.例文帳に追加

負荷容量は、ソース端子とドレイン端子を短絡したソース・ドレイン端子と、ゲート端子を有する第１のＭＯＳトランジスタと、ソース端子とドレイン端子を短絡したソース・ドレイン端子と、ゲート端子を有する第２のＭＯＳトランジスタとが直列接続されたもので構成する。 - 特許庁

A parasitic capacitance compensation part 21, extended from a source electrode 12, is overlapped on a gate wire 3 via an insulating film 6 and the overlapped area is made not to vary, even if alignment deviation between the gate electrode 2 and the source electrode 12 is generated.例文帳に追加

ソース電極１２から延出された寄生容量補償部２１はゲート線３上にゲート絶縁膜６を介して重ね合わされ、且つ、その重なり面積はゲート電極２とソース電極１２との間にアライメントずれが生じても変化しないようになっている。 - 特許庁

The electrooptical element wherein an electrooptical material is interposed between a pair of substrates disposed opposite to each other is provided with a gate line formed on one substrate, a plurality of auxiliary capacitance lines formed in the same layer as the gate line, separated from each other and formed by using a first metal thin film and collectively drawing lines separated from the plurality of auxiliary capacitance lines.例文帳に追加

電気光学素子では、対向配置された一対の基板間に電気光学材料が挟持されており、一方の基板上に形成されたゲート配線と、ゲート配線と同一層で形成され、互いに分離された第１の金属薄膜で形成された複数の補助容量配線と、複数の補助容量配線と互いに分離されている集合引出し配線とを備える。 - 特許庁

The electro-optical element includes an electro-optical material which is interposed between a pair of substrates that are arranged mutually opposite ; a gate wiring formed on either substrate; a plurality of auxiliary capacitance wiring, formed on the same layer as the gate wiring by a first metal membrane mutually separated; and an aggregated lead out wiring, mutually separated from the plurality of auxiliary capacitance wiring.例文帳に追加

電気光学素子では、対向配置された一対の基板間に電気光学材料が挟持されており、一方の基板上に形成されたゲート配線と、ゲート配線と同一層で形成され、互いに分離された第１の金属薄膜で形成された複数の補助容量配線と、複数の補助容量配線と互いに分離されている集合引出し配線とを備える。 - 特許庁

A thin film transistor 10 comprises a substrate 10, a gate electrode 30, gate dielectric layer 40, a source electrode 50, a drain electrode 60, and an organic semiconductor layer 70, wherein the gate dielectric layer 40 comprises a poly(4-vinylphenol-co-acrylonitrile)-based polymer which has a high dielectric constant and a high capacitance and is formed by coating or printing.例文帳に追加

基板１０、ゲート電極３０、ゲート誘電体層４０、ソース電極５０、ドレイン電極６０及び有機半導体層７０の薄膜トランジスター１０において、ゲート誘電体層４０を、高い誘電率と高いキャパシタンスを有し、かつコーティング法やプリンティング法で形成されるポリ(４−ビニルフェノール−コ−アクリロニトリル)系ポリマーで構成する。 - 特許庁

The substrate for the liquid crystal display has a gate bus line 12 and a drain bus line 14 formed to cross each other via an insulating film on the substrate and a pixel electrode 16 disposed so as to cover at least one of the gate bus line 12 and the drain bus line 14 via a dielectric layer and forming a parasitic capacitance between the gate bus line 12 and the drain bus line 14.例文帳に追加

基板上に絶縁膜を介して互いに交差して形成されたゲートバスライン１２及びドレインバスライン１４と、誘電体層を介して、ゲートバスライン１２及びドレインバスライン１４の少なくとも一方を覆うように配置され、ゲートバスライン１２及びドレインバスライン１４との間に寄生容量を形成する画素電極１６とを有するように構成する。 - 特許庁

To provide a gate drive circuit capable of suppressing an increase in a negative peak voltage (an absolute value) of a gate voltage during turn-off of a gate turn-off thyrister (SiC-GTO) using a wide gap semiconductor generated by an increase in crystal defect, and capable of preventing the generation of self-ignition by the internal capacitance of the SiC-GTO.例文帳に追加

ワイドギャップ半導体を用いたゲートターンオフサイリスタ（ＳｉＣ−ＧＴＯ）において、結晶欠陥の増加により生じる、ＳｉＣ−ＧＴＯのターンオフ時におけるゲート電圧の負のピーク電圧（絶対値）の増大を抑制するとともに、ＳｉＣ−ＧＴＯ内部の静電容量による自己点弧を防止するゲート駆動回路を提供すること。 - 特許庁

The nonvolatile semiconductor memory device main part 12 comprises a tunnel oxide film 2 laminated on the surface of the P well 9, a floating gate 3, a capacitance insulating film 5 and a control gate 4, and a drain diffused layer 6 and a source diffused layer 7 formed in the surface of the P well 9 in both side positions thereof.例文帳に追加

不揮発性半導体記憶装置主部１２は、Ｐウエル９の表面に積層したトンネル酸化膜２、浮遊ゲート３、容量絶縁膜５および制御ゲート４と、これらの両側位置でＰウエル９の表面に形成したドレイン拡散層６およびソース拡散層７とからなる。 - 特許庁

To provide a semiconductor device which is reduced in the degradation of a circuit operation speed by suppressing short-channel effect, reducing current leakage between the gate and the drain, and reducing the parasitic capacitance due to gate overlap, in a semiconductor device which includes an NMOS transistor and a PMOS transistor.例文帳に追加

ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit which has high performance even if design margin is reduced by suppressing variations in the gate length and variations in the gate parasitic capacitance caused by the optical proximity effect generated in a photolithography step and enabling design of a library reflecting actual characteristics of a standard cell.例文帳に追加

フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。 - 特許庁

By raising the gate bias voltage of the transmission transistor and the initial voltage of the floating diffusion node to be more than a supply voltage using the voltage coupling phenomenon of the coupled gate, the capacitance of the photodiode can be increased and the image lag phenomenon can be decreased.例文帳に追加

カップルドゲートの電圧カプッリング現象を用いて伝送トランジスタのゲートバイアス電圧及びフローティング拡散ノードの初期電圧を電源電圧以上に上昇させることでフォトダイオードの容量を増加させることができ、イメージラグ現象を減少させることができる。 - 特許庁

In an analog amplifier unit circuit 20 included in a color liquid crystal display apparatus, aluminum wires 32 are formed so as to cover a gate electrode 21g of an input transistor 21 of the drive circuit 25, so that the capacitance between the gate electrode 21g and the aluminum wires 32 is used for an offset-compensating capacitor 23.例文帳に追加

このカラー液晶表示装置に含まれるアナログアンプ単位回路２０では、駆動回路２５の入力トランジスタ２１のゲート電極２１ｇを覆うようにしてアルミ配線３２を形成し、ゲート電極２１ｇおよびアルミ配線３２間の容量をオフセット補償用キャパシタ２３として使用する。 - 特許庁

The zones 13n and 13p reduce the resistance of a channel coupling between a channel region 63 controlled by the potential of a gate electrode 21 and respective source/drain regions 61 and 62, and also reduce the overlap capacitance between the gate electrode 21 and the respective source/drain regions 61 and 62.例文帳に追加

この濃縮帯１３ｎ、１３ｐは、各ソース／ドレイン領域６１、６２と、ゲート電極２１の電位によって制御されているチャネル領域６３との間のチャネル連結部の抵抗を低減し、ゲート電極２１と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量を低減する。 - 特許庁

The gate insulating films 115, 116 of the drive TFT and dielectrics 118 of a holding capacitance are formed simultaneously, so that the dielectrics 118 is very thin and large capacity can be ensured.例文帳に追加

また、駆動ＴＦＴのゲート絶縁膜１１５、１１６と保持容量の誘電体１１８とを同時に形成するため、誘電体１１８は非常に薄く、大きなキャパシティを確保することができる。 - 特許庁

The gate electrode of the MOS transistor 3 is connected with one edge of a capacitor 4 having less AC components of signal from a resistance connected amplifier circuit constituted of an operating amplifier 17, resistances 5 and 6, and the capacitance 4.例文帳に追加

ＭＯＳトランジスタ３のゲート電極は、オペアンプ１７、抵抗５、６、容量４で構成した抵抗結合増幅回路の中から、信号の交流成分の少ない容量４の一端に接続した。 - 特許庁

Thereby, charge accumulated in feedback capacitance formed in a path reaching a gate electrode 17 through the float layer 18 from a collector electrode 24 is almost eliminated, and thereby switching loss can be reduced.例文帳に追加

これにより、コレクタ電極２４からフロート層１８を介してゲート電極１７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなるため、スイッチング損失を低減できる。 - 特許庁

At this time, although a transistor Tr is in an off state, the current of the auxiliary coil N2 flows into a parasitic capacitance of the transistor Tr via a rectifier diode D3 to raise a gate potential of the transistor Tr.例文帳に追加

このとき、トランジスタＴｒはオフしているが、補助巻線Ｎ２の電流は整流ダイオードＤ３を介してトランジスタＴｒの寄生容量に流れ、トランジスタＴｒのゲート電位が持ち上がる。 - 特許庁

To provide a drive circuit for driving a voltage driven element, capable of reducing turn-on power loss without increasing capacitance even when a capacitor element between a gate and a collector is large.例文帳に追加

ゲートコレクタ間容量が大きい場合でも、キャパシタンスを大きくすることなく、ターンオン損失を低減することができる電圧駆動型素子を駆動するための駆動回路を提供することにある。 - 特許庁

Additionally, a first interlayer insulating film 149 and a second interlayer insulating film 150c are disposed between the gate electrode and the second wiring 154, 157 so as to decrease the parasitic capacitance.例文帳に追加

また、ゲート電極と第２配線１５４、１５７の間には第１の層間絶縁膜１４９及び第２の層間絶縁膜１５０ｃを設け、寄生容量を低減した半導体装置である。 - 特許庁

The capacitance of the dielectric film 10 can be increased due to the recess 20 and opening 22 of the floating gate electrode 9, enabling the write and erase characteristics of a memory cell to be increased.例文帳に追加

浮遊ゲート電極９の凹部２０及び開口部２２により、誘電体膜１０の容量を増やすことができ、メモリセルの書き込み特性及び消去特性を向上することが可能となる。 - 特許庁

The transistor acts as a leakage path for rapidly discharging electric charges accumulated in a gate capacitance of the current mirror circuit, thereby improving response characteristics of the photoelectric conversion device and reducing output of an abnormal value.例文帳に追加

該トランジスタは、カレントミラー回路のゲート容量の蓄積電荷を急速に排出するためのリークパスとして作用し、光電変換装置の応答速度を改善するとともに異常値の出力を低減する。 - 特許庁

Therefore, the gate delay of each standard cell is accurately estimated to accurately find an operating frequency at the time of logic synthesis even without previously accurately estimating wiring capacitance after layout wiring.例文帳に追加

従って、各スタンダードセルのゲート遅延を精度良く見積もれれば、配置配線後の配線容量を事前に正確に見積もれなくても、論理合成の時点で動作周波数を精度良く求めることができる。 - 特許庁

Thus, the parasitic capacitance of the gate electrode 21g of the input transistor 21 can be reduced and the offset voltage can accurately be canceled, without increasing the occupied area of a capacitor 24.例文帳に追加

したがって、入力トランジスタ２１のゲート電極２１ｇの寄生容量を小さくすることができ、キャパシタ２４の占有面積を大きくすることなく、オフセット電圧を正確にキャンセルすることができる。 - 特許庁

To suppress the increase of a chip area by reducing the number of time dependent dielectric breakdown (TDDB) suppressing circuits used for a decoupling capacitance cell and a modifying cell wherein the secular deterioration of a gate oxide film is feared.例文帳に追加

ゲート酸化膜の経時劣化が懸念されるデカップリング容量セルや修正用セルに対して用いるＴＤＤＢ抑制回路の使用個数を削減し、チップ面積の増大を抑制する。 - 特許庁

It is possible to adjust a potential range where equivalent capacitance Cg occurring between a gate 42g of the NMOS 42 and a ground terminal GND can be varied and change inclination in an electrical/circuit designing manner.例文帳に追加

ＮＭＯＳ４２のゲート４２ｇと接地端子ＧＮＤとの間に発生する等価容量Ｃｇを可変できる電位範囲や、変化の傾きを電気的・回路設計的に調整することが可能となる。 - 特許庁

To improve hot carrier resistance, and to improve frequency characteristics by reducing gate/drain capacitance in a high frequency region in an MOS transistor having an LDD(lightly-doped drain) structure.例文帳に追加

ＬＤＤ（ライトリィ・ドープト・ドレイン）構造を有するＭＯＳ型トランジスタにおいて、ホットキャリア耐性を向上させると共に、高周波領域でのゲート−ドレイン間容量の低減により周波数特性を改善する。 - 特許庁

In a sampling transistor Tr1, when a gate is selected by a scanning line WS, a line between a source and a drain becomes conductive and a signal Vsig from a signal line DL is sampled and held in a holding capacitance C1.例文帳に追加

サンプリングトランジスタＴｒ１は、ゲートが走査線ＷＳによって選択された時ソース／ドレイン間が導通して信号線ＤＬから信号Ｖｓｉｇをサンプリングして保持容量Ｃ１に保持する。 - 特許庁

After receiving light, the shutter TR is conductive to store a voltage (Vref+Vth+ΔV), [where ΔV is the voltage change through the light reception] of the light-receiving section 1 after the receiving of the light to a gate capacitance of the amplifier TR.例文帳に追加

受光後、シャッタトランジスタをオンにして、受光後の受光部１の電圧（Ｖｒｅｆ＋Ｖｔｈ＋ΔＶ）〔ΔＶは受光による電圧変化分〕を増幅トランジスタのゲート容量に保持する。 - 特許庁

To reduce an area as necessary to connect a gate electrode, contrive to miniaturize and increase a density, and reduce on-resistance and off- capacitance.例文帳に追加

ゲート電極の接続に要する面積が低減され、小型化および高密度化を図ることが可能でかつオン抵抗およびオフ容量の低減化が可能な電界効果型半導体素子を提供することである。 - 特許庁

To provide a method of manufacturing an SGT capable of obtaining a structure for reducing resistances of a source and a drain, a structure for reducing a parasitic capacitance, a desired gate length, desired configurations of the source and drain, and a desired diameter of a columnar semiconductor.例文帳に追加

ソース、ドレインの低抵抗化及び寄生容量の低減化のための構造、所望のゲート長、ソース、ドレイン形状、柱状半導体の直径が得られるSGTの製造方法を提供する。 - 特許庁

To provide a display device capable of suppressing a light leakage current and capacitance increase when a plurality of TFTs each having a gate electrode film at the light source side are serially provided.例文帳に追加

光源側にゲート電極膜を有するＴＦＴを複数個直列に設ける場合、光リーク電流の発生を抑えつつ、容量増加をも抑制することができる表示装置を提供することにある。 - 特許庁

When high-voltage high-speed surge is applied, capacitance 17 between the gate and the emitter is charged via the unidirectional diode to appropriately adjust the floating inductance, thereby turning on an element.例文帳に追加

そして、高電圧高速サージが印加されたとき、単方向ダイオードを介して、ゲート、エミッタ間容量１７をチャージし、素子をオン状態にすることができるように、浮遊インダクタンスを適切に調整する。 - 特許庁

To provide a semiconductor simulation apparatus and a semiconductor simulation method capable of calculating, with high accuracy, a gate-drain capacitance when source-drain voltage of a MOS transistor is not 0 V.例文帳に追加

ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量を高精度に算出することができる半導体シミュレーション装置および半導体シミュレーション方法を提供する。 - 特許庁