「gate-capacitance」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A first interlayer insulating film 149 and a second interlayer insulating film 150c are provided between the gate electrode and the second wirings 154 and 157, to lessen the semiconductor device in parasitic capacitance.例文帳に追加

また、ゲート電極と第２配線１５４、１５７の間には第１層間絶縁膜１４９及び第２層間絶縁膜１５０ｃを設け、寄生容量を低減する。 - 特許庁

To form a source and a drain, which are respectively formed on the upper and lower gate electrodes of an field-effect transistor, in a state, where the source and drain are aligned with each other to minimize parasitic capacitance which impairs high-speed operation of the field-effect transistor.例文帳に追加

上下のゲート電極にソースとドレインを整合した状態で形成して、電界効果トランジスタの高速動作を阻害する寄生容量を最小にする。 - 特許庁

To provide a dual-gate field effect transistor (DGFET) structure which can noticeably reduce the parasitic capacitance under its source/drain region, and its manufacturing method.例文帳に追加

ソース／ドレイン領域下の寄生容量を顕著に低減できる二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）構造体およびその形成方法を提供する。 - 特許庁

An element isolation film 2 and a gate insulating film 3 are formed on a semiconductor substrate 1, and a poly-silicon film, a capacitance insulating film forming film, and a poly-silicon film are formed on the entire surface.例文帳に追加

半導体基板１上に素子分離膜２及びゲート絶縁膜３を形成し、全面にポリシリコン膜、容量絶縁膜形成膜及びポリシリコン膜を形成する。 - 特許庁

The longitudinal direction of a contact connecting the source 11s of the pixel selecting TFT 11 and the gate 12g of a driving TFT 12 is arranged in parallel to the holding capacitance line 22.例文帳に追加

また、画素選択ＴＦＴ１１のソース１１ｓと駆動ＴＦＴ１２のゲート１２ｇとを接続するコンタクトの長手方向を保持容量ライン２２に平行に配置している。 - 特許庁

A capacitance set line CS is arranged at an upper end of a pixel, a light emission set line ES is arranged at a lower end of the pixel, and a gate line GL is arranged at the middle of the two.例文帳に追加

容量セットラインＣＳを画素の上端部に配置し、発光セットラインＥＳを画素の下端部に配置し、ゲートラインＧＬを両者の真ん中に配置する。 - 特許庁

The gate electrode made of the first conductive film is left on an active region of the logic circuit portion, and the capacitance insulating film is left between the upper electrode and the lower electrode.例文帳に追加

ロジック回路部の活性領域上に第１の導電膜からなるゲート電極を残し、上部電極と下部電極との間に容量絶縁膜を残す。 - 特許庁

To provide an insulated gate semiconductor device and its manufacturing method which prevents short circuit between electrodes and short circuit between separators and avoids increasing the parasitic capacitance.例文帳に追加

絶縁ゲート型半導体装置及びその製造方法に関し、電極間の短絡を防止するとともに、セパレータ同士の短絡を防止し、また、寄生容量の増大を防止する。 - 特許庁

A gate insulation film 20 which constitutes a first TFT 16 and an insulation film 21 which constitutes the auxiliary capacitance part A are constituted by laminating the oxidized film 7 and the nitride film 8.例文帳に追加

第１のＴＦＴ１６を構成するゲート絶縁膜２０及び補助容量部Ａを構成する絶縁膜２１は、酸化膜７と窒化膜８とを積層して構成する。 - 特許庁

To improve reliability by inhibiting coupling capacitance and preventing a short circuit between a plurality of contacts by forming a gap between neighboring memory cell gate electrodes.例文帳に追加

隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。 - 特許庁

To provide a thin film transistor device and the manufacturing method of the same, reduced in fluctuation of a parastic capacitance between the gate and the source of a TFT even when a positional deviation is generated in the process of exposure.例文帳に追加

露光工程で位置ずれが発生してもＴＦＴのゲート・ソース間の寄生容量の変動が少ない薄膜トランジスタ装置及びその製造方法を提供する。 - 特許庁

To reduce parasitic capacitance occurring at the intersection of a gate line and a data line in an X-ray planar detector and an image display device that include a matrix substrate.例文帳に追加

マトリックス基板を備えるＸ線平面検出器や画像表示装置において、ゲート線およびデータ線の交差部において発生する寄生容量を低減する。 - 特許庁

Gate off timing of a switching element which is connected between each sub pixel and a signal line, is made same as phase timing in which potential values of all auxiliary capacitance lines are same.例文帳に追加

各副絵素と信号線との間に接続されるスイッチング素子のゲートＯＦＦタイミングを、全ての補助容量配線における電位が等しくなる位相タイミングに一致させる。 - 特許庁

The resonant circuit comprises an insulating gate type semiconductor element comprising a collector terminal, an emitter terminal, and a gate terminal; a diode which is connected to the insulating gate semiconductor element back-to-back; an inductance connected in series to the insulating gate semiconductor element; a resonant capacitor which serially resonates with the inductance; and a means for changing a capacitor capacitance on the voltage applied parallel to the insulating gate semiconductor.例文帳に追加

本発明の共振回路は、コレクタ端子とエミッタ端子とゲート端子を有する絶縁ゲート型半導体素子と、絶縁ゲート半導体素子と逆並列に接続されるダイオードと、絶縁ゲート半導体素子と直列に接続されるインダクタンスと、インダクタンスと直列共振させる共振コンデンサと、絶縁ゲート半導体と並列に印加電圧によってコンデンサ容量が変化する手段を設けた。 - 特許庁

In the static electricity protection circuit, the gate of the first transistor is directly or indirectly connected to the first control line; either of the source and drain of the first transistor is connected to one signal line and one end of the capacitance element; the other of the source and drain is connected to another wiring; and the other end of the capacitance element is connected to the gate of the first transistor.例文帳に追加

静電気保護回路では、第１トランジスタのゲートが、第１制御線と直接もしくは間接的に接続され、第１トランジスタにおけるソースおよびドレインのうちの一方が、一の信号線および容量素子の一端に接続されると共に、他方が他の一の配線に接続され、容量素子の他端が、第１トランジスタのゲートに接続されている。 - 特許庁

This widens a distance between the gate electrode 2a and the source electrode 3b to suppress a parasitic capacitance Cgs small to reduce the difference of the parasitic capacitance Cgs among pixels even when displacements occurr at the time of exposure, which decreases the degree of shot irregularity.例文帳に追加

これにより、ゲート電極２ａとソース電極３ｂとの間の距離が広がって寄生容量Ｃｇｓが小さく抑えられ、露光時にズレが生じた場合でも画素間の寄生容量Ｃｇｓの差が小さく、ショットムラの程度を軽減することが可能になる。 - 特許庁

The phase advance of the differential signal VIN is set so as to set the phase of a signal input to the bandpass filter 19 to be nearly 0° by optionally varying the capacitance values of the capacitance elements 26 and 27 or the transistor sizes (gate sizes) of the transistors 22 and 23.例文帳に追加

差動信号ＶＩＮの位相進めは、静電容量素子２６，２７の静電容量値、またはトランジスタ２２，２３のトランジスタサイズ（ゲートサイズ）を任意に可変することにより、バンドパスフィルタ１９に入力される信号の位相が略０°となるように設定する。 - 特許庁

A storage capacitance part 50 is provided with a common electrode 52 extending into pixel area P1 from the address wiring 10b of an adjoining pixel area P2, and the storage capacitance electrode 51 for storing electric capacity across the common electrode 52 with an interposed gate insulating layer.例文帳に追加

蓄積容量部５０は隣接する画素領域Ｐ２のアドレス配線１０ｂから画素領域Ｐ１内に延びる共通電極５２と、ゲート絶縁層を挟んで共通電極５２との間で静電容量を蓄積する蓄積容量電極５１とを備える。 - 特許庁

Thus, a distance between the gate electrode 2a and the source electrode 3b is widened, a parasitic capacitance Cgs is suppressed to be small, the difference of the parasitic capacitance Cgs among pixels is reduced even when displacements occur at the time of exposure, and the degree of shot irregularity can be reduced.例文帳に追加

これにより、ゲート電極２ａとソース電極３ｂとの間の距離が広がって寄生容量Ｃｇｓが小さく抑えられ、露光時にズレが生じた場合でも画素間の寄生容量Ｃｇｓの差が小さく、ショットムラの程度を軽減することが可能になる。 - 特許庁

A voltage equal to a threshold value of a TFT 106 is held by a capacitance means 109, and when a video signal is inputted from a source signal line, the video signal added with the voltage held by the capacitance means is applied to the gate electrode of the TFT 106.例文帳に追加

容量手段１０９に、ＴＦＴ１０６のしきい値に等しい電圧を保持しておき、映像信号をソース信号線から入力する際に、前記容量手段にて保持している電圧を上乗せしてＴＦＴ１０６のゲート電極に印加する。 - 特許庁

Thereafter, in a period from when a mechanical shutter is closed to terminate light exposure to when a signal is read from the pixel, an electrical potential of an FD part is reduced, and a potential of a channel under a gate of a transmission transistor 22 is shallowed by capacitance coupling of a parasitic capacitance C at the time.例文帳に追加

その後、メカニカルシャッタが閉じて露光が終了してから画素から信号を読み出すまでの期間では、ＦＤ部の電位を下げ、そのときの寄生容量Ｃによる容量結合によって転送トランジスタ２２のゲート下のチャネルのポテンシャルを浅くする。 - 特許庁

The respective bits bi of digital data for capacitance control are supplied to the gate of the MOS-FET (Qi) and the inverter Ai in each of the serial circuits, and the capacitance changing corresponding to the value of the digital data is obtained between the first terminal T1 and the second terminal T0.例文帳に追加

容量制御用のデジタルデータの各ビットｂiが、直列回路のそれぞれにおけるＭＯＳ−ＦＥＴ（Ｑi）のゲートおよびインバータＡiに供給され、第１の端子Ｔ1と、第２の端子Ｔ0との間に、デジタルデータの値に対応して変化する容量を得る。 - 特許庁

A capacitance means 105 holds electric charges equal to the threshold value of a TFT 104, and when a signal is inputted, the gate electrode of a TFT 101 is applied with a sum of the potentials of the input signal and the threshold value held by the capacitance means 105.例文帳に追加

容量手段１０５において、ＴＦＴ１０４のしきい値に等しい電荷を保持し、信号の入力があったとき、ＴＦＴ１０１のゲート電極には、入力信号の電位に容量手段１０５に保持されているしきい値を加えた電位が与えられる。 - 特許庁

To provide a switching power supply wherein loss due to charging or discharging a gate capacitance of a rectifying transistor is reduced, and further, a normal rectification operation is implemented without fail by discharging electric charges stored in the gate of the rectifying transistor.例文帳に追加

整流トランジスタのゲート容量を充放電することによる損失を低減しつつ、整流トランジスタのゲートに蓄積された電荷を確実に放出することにより正常な整流動作を行うことができるスイッチング電源装置を提供する。 - 特許庁

To suppress a decrease in a capacitance and an increase in a leakage current and to prevent a dopant from being exuded from an electrode, in a semiconductor device having a metal oxide film in a gate insulation film and a doped polysilicon or a doped polysilicon germanium in a gate electrode.例文帳に追加

金属酸化膜をゲート絶縁膜に、ドープドポリシリコンもしくはドープドポリシリコンゲルマニウムをゲート電極に備えた半導体装置において、容量値の低下とリーク電流の増加を抑制し、電極からのドーパントの染み出しを防止する。 - 特許庁

Midway of the gate input signal of a PMOS transistor(TR) PM1 of a main driver section 22 transiting from H level to L level, an inverter 20 makes NMOS TRs Ng21,..., Ng2X conductive to charge up a gate capacitance of the PMOS TR PM1.例文帳に追加

メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、インバータ２６によりＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘをオンさせ、ＰＭＯＳトランジスタＰＭ１のゲート容量を充電させる。 - 特許庁

Namely, a capacitance component by a gate electrode is reduced by setting the gate width of a FET for a switch to ≤700 μm, and prescribed isolation is obtained between both signal paths.例文帳に追加

すなわち、化合物半導体スイッチ回路装置において、スイッチ用のＦＥＴのゲート幅を７００μｍ以下に設定して、ゲート電極による容量成分を減少させて両信号経路間に所定のアイソレーションを得ることに特徴を有する。 - 特許庁

With this structure, the part of the gate electrode 51 exposed to the counter electrode 14 is covered by the source electrode 53, therefore, the parasitic capacitance Ccom is prevented from being formed across the gate electrode 51 and the counter electrode 14.例文帳に追加

この構成によって、対向電極１４に対してゲート電極５１の露出している部分がソース電極５３で覆われるようなるので、ゲート電極５１と対向電極１４との間に寄生容量Ｃｃｏｍが形成されることを防止できる。 - 特許庁

To provide a display capable of restraining a light leakage current from being generated, while reducing the generation of a parasitic capacitance between a light shielding layer and a gate electrode, in the display including a thin film transistor having bottom gate structure.例文帳に追加

ボトムゲート構造を有する薄膜トランジスタを含む表示装置において、遮光層とゲート電極との間の寄生容量の発生を軽減しつつ、光リーク電流の発生の抑制を図ることが可能になる表示装置を提供すること。 - 特許庁

Midway of a gate input signal of a PMOS transistor NM1 of the main driver section 22 transiting from L level to H level, an inverter 27 makes PMOS TRs Pg21,..., Pg2X conductive to charge up the gate capacitance of the NMOS TR NM1.例文帳に追加

メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移する途中でインバータ２７によりＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘをオンさせ、ＮＭＯＳトランジスタＮＭ１のゲート容量を放電させる。 - 特許庁

A constituting pixel of the active matrix type EL display panel having a plurality of pixels have a photodetecting TFT 18 of which the one end is connected to a gate of a drive transistor 14, the other end is connected to a power source and the gate is connected to a capacitance power source.例文帳に追加

複数の画素を備えるアクティブマトリクス型エレクトロルミネッセンス表示パネルの構成画素は、一端が駆動トランジスタ１４のゲートに接続され、他端が電源に接続され、ゲートが容量電源に接続された受光ＴＦＴ１８を備える。 - 特許庁

A source follower composed of transistors N5 and N6 is connected in a preceding stage of a transistor 8, and the source follower is lessened in output impedance, by which the gate of the transistor N2 is lessened in input impedance, and an N2 gate capacitance is lessened in charging time constant.例文帳に追加

トランジスタＮ８の前段にはトランジスタＮ５とＮ６からなるソースフォロワが接続され、ソースフォロワの出力インピーダンスを下げることで、トランジスタＮ２のゲートから見えるインピーダンスを下げ、Ｎ２ゲート容量への充電時定数を小さくする。 - 特許庁

Thus, the counter area between adjoining floating gate electrodes FG and that between the floating gate electrode FG and other wiring (for example, plug 22) can be reduced for reduced coupling capacitance related to the floating gate electrode FG, thereby improving the performance and operation reliability of the flash memory.例文帳に追加

これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 - 特許庁

A spike-like voltage produced in both ends of the coil at that time with a changeover timing is fed back to a gate through a parasitic capacity between the gate and a drain, but the operation of the parasitic capacitance is negated since the spike-like voltages of opposite polarity are supplied respectively to the gate of each transistor through capacitors 4, 6, 8, 10.例文帳に追加

このとき電流の切り換えのタイミングでコイル両端に生成するスパイク状電圧は、ゲート・ドレイン間の寄生容量を通じてゲートに帰還するが、逆極性のスパイク状電圧がコンデンサー４、６、８、１０を通じて各トランジスターのゲートにそれぞれ供給されるため寄生容量の作用が打ち消される。 - 特許庁

Thus, if the source-drain distance is reduced, the source and drain electrodes 14b, 14a are distant from the gate electrode 12 by at least the thickness of the active layer 13, the gate- drain and gate-source fringe capacitances are reduced and the off-capacitance can be reduced.例文帳に追加

これにより、ソース・ドレイン間の距離を小さくした際でも、ゲート電極１２と、ソース電極１４ｂ及びドレイン電極１４ａとの間の距離を少なくとも活性層１３の厚さ分だけ離し、ゲート・ドレイン間及びゲート・ソース間におけるフリンジング容量を低減し、オフ容量を低減することができる。 - 特許庁

To provide a field-effect transistor which reduces a parasitic capacitance generated between an umbrella part of a gate electrode of T-type structure and a diffusion layer, and to provide a method of manufacturing the field-effect transistor.例文帳に追加

Ｔ型構造のゲート電極の傘部と拡散層の間に生じる寄生容量を低減した電界効果トランジスタ及びその電界効果トランジスタの製造方法を提供する。 - 特許庁

To increase operation speed by effectively restraining a short channel effect and reducing capacitance of a drain or a source and a gate, in order to realize micronization and large scale integration of a transistor.例文帳に追加

トランジスタの微細化と大規模な集積化を図る上で、短チャンネル効果を効果的に抑制し、ドレインあるいはソースとゲートとの容量を低減させて動作速度を高める。 - 特許庁

To provide a semiconductor device having a gate electrode whose resistance has been lowered, which is free from lowering of the insulating-film capacitance due to depletion, and which is free from the problem of impurity intrusion into the substrate.例文帳に追加

ゲート電極の低抵抗化、空乏化による絶縁膜容量低下、不純物突き抜け問題のないゲート電極を有する半導体装置を提供することを目的とする。 - 特許庁

The touch sensor comprises: a photosensing part which is incorporated in the liquid crystal display panel for sensing a touch operation and is constituted of a photodiode, a capacitance sensing part composed of a liquid capacitor, and a gate part.例文帳に追加

タッチセンサは、タッチ動作をセンシングするために液晶表示パネルに内蔵され、フォトダイオードからなる光感知部と、液晶キャパシタからなる容量感知部と、ゲート部とを含む。 - 特許庁

To provide an image display device in which an accurate potential can be recorded in both end electrodes of a capacitance holding voltage between a gate and a source of a (n) type drive TFT by a simple image circuit.例文帳に追加

簡単な画素回路でｎ型駆動ＴＦＴのゲート−ソース間電圧を保持する静電容量の両端電極に正確な電位を記録できる画像表示装置を提供する。 - 特許庁

To obtain a method of manufacturing a semiconductor device which can prevent an increase in the parasitic capacitance of a field effect transistor while eliminating a problem with lift-off performance or the erosion of a T-shaped gate electrode.例文帳に追加

リフトオフ性の問題やＴ型ゲート電極の侵食が無く、電界効果トランジスタの寄生容量の増大を防ぐことができる半導体装置の製造方法を得る。 - 特許庁

A gate electrode 7 and an auxiliary capacitance line 6 consisting of highly reflective metal such as an Al based metal are simultaneously formed at prescribed portions on the upper surface of the thin film transistor substrate 1.例文帳に追加

薄膜トランジスタ基板１の上面の各所定の箇所に、Ａｌ系金属等の高反射性金属からなるゲート電極７および補助容量ライン６を同時に形成する。 - 特許庁

To provide a field effect transistor for increasing a gain by reducing the capacitance between a gate and a drain, and to provide a semiconductor device and a method for manufacturing the field effect transistor.例文帳に追加

ゲート・ドレイン間の静電容量を低減することによって、ゲインを増大させた電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法を提供する。 - 特許庁

Since the porous substrate 10 has pores therein, it acts as a low permittivity insulator to maintain insulating properties between the gate line 6 and the data line 4, thereby reducing the parasitic capacitance.例文帳に追加

多孔質基板１０は内部に空孔を備えるので、誘電率の低い絶縁体としてゲート線６とデータ線４との絶縁性を保つことができ、寄生容量を低減することができる。 - 特許庁

To obtain a display image of good quality without impairing uniformity of a screen, by reducing a value of parasitic capacitance between gate and source of a driving transistor to improve a bootstrap gain.例文帳に追加

駆動トランジスタのゲート−ソース間の寄生容量の容量値を低減することで、ブートストラップゲインを向上し、画面のユニフォーミティを損なうことなく、良質な表示画像を得るようにする。 - 特許庁