「gate-capacitance」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Further, by providing a thick insulation film under the gate electrode, capacitance can be reduced though the gate width is increased.例文帳に追加

また、ゲート電極の下方に厚い絶縁膜を設けることで、ゲート幅を広げた場合であっても容量の低減が図れる。 - 特許庁

To provide a method for forming an air gap under the end of a gate electrode to reduce the parasitic overlap capacitance of a gate end.例文帳に追加

ゲート端部の寄生オーバーラップキャパシタンスを下げるために、ゲート電極の端部の下にエアギャップを形成する方法を提供する。 - 特許庁

To reduce parasitic capacitance between adjacent floating gate electrodes without increasing a gap between the adjacent floating gate electrodes.例文帳に追加

隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。 - 特許庁

For reducing gate capacitance, at least one oxidation region can be formed at the substrate under the mesh-type gate electrode.例文帳に追加

ゲートキャパシタンスを減少させるために、メッシュ型のゲート電極の下部の基板に少なくとも一つの酸化領域を形成できる。 - 特許庁

An electronic circuit apparatus is obtained by connecting an element having a capacitance equal to or a little smaller than the gate capacitance of a junction FET, with a gate of a normally-off type silicon carbide junction FET 1.例文帳に追加

本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 - 特許庁

The liquid crystal display device is completed by a lower substrate, a gate line, a gate insulating film, an auxiliary capacitance capacitor, a protective film, a data line, an auxiliary capacitance contact hole, a pixel electrode, an upper substrate and a liquid crystal layer.例文帳に追加

液晶表示装置は、下部基板、ゲートライン、ゲート絶縁膜、補助容量キャパシター、保護膜、データライン、補助容量コンタクトホール、画素電極、上部基板及び液晶層で完成される。 - 特許庁

In the beginning of a period wherein the circuit nodes B enters a floating state, electric charges migrate between the capacitance that a transistor Q1 has between its gate and the circuit node B (called the capacitance that the transistor Q1 has) and the capacitance that a transistor Q2 has between its gate and the circuit node B (called the capacitance that the transistor Q29).例文帳に追加

回路節点Ｂがフローティングになった当初、トランジスタＱ１がゲートと回路節点Ｂの間にもつ容量（トランジスタＱ１がもつ容量という）と、トランジスタＱ２がゲートと回路節点Ｂの間にもつ容量（トランジスタＱ２がもつ容量という）の間での電荷移動が生じる。 - 特許庁

The amplification transistor T_1 whose gate terminal is connected to both the first capacitance part C_11 and the second capacitance part C_12 or either of them outputs a voltage value corresponding to the amount of charge stored in one connected to the gate terminal between the first capacitance part and the second capacitance part.例文帳に追加

増幅用トランジスタＴ_１は、第１容量部Ｃ_１１および第２容量部Ｃ_１２の双方または何れか一方にゲート端子が接続され、第１容量部および第２容量部のうちゲート端子に接続されているものに蓄積されている電荷の量に応じた電圧値を出力する。 - 特許庁

When a pixel capacitance, an auxiliary capacitance and a parasitic capacitance are defined respectively as Clc, Cs and Cgs in this color liquid crystal display device and when a gate pulse is turned OFF, a level-shifted voltage ΔV=(Cgs)/(Cgs+Clc+Cs) is generated on the potential of a pixel electrode.例文帳に追加

画素容量をＣｌｃとし、補助容量をＣｓとし、寄生容量をＣｇｓとすると、ゲートパルスがオフするときに、画素電極電位にレベルシフト電圧ΔＶ＝（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）が生じる。 - 特許庁

To reduce a capacitance between a gate and a source and between the gate and a drain, and to suppress a rise in a gate applied voltage needed for turning on a JFET.例文帳に追加

ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。 - 特許庁

To reduce a capacitance between a gate and a source and between a gate and a drain, and to suppress an increase in a gate application voltage required for turning on a JFET.例文帳に追加

ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。 - 特許庁

An image signal memory 124 is connected to the gate of the second transistor 122, between the gate and a reference voltage line 108, while a parasitic capacitance 119 is present between the gate and the scanning signal line 109(i), and an additional capacitance 129 is further connected.例文帳に追加

第２のトランジスタ１２２のゲートには、基準電圧線１０８との間に画像信号メモリ１２４が接続され、また、走査線１０９（i）との間には寄生容量１１９が存在し、さらに、付加容量１２９が接続される。 - 特許庁

The oxide film (102b) can be used as a gate-insulating film or as a capacitance-insulating film.例文帳に追加

この酸化膜（１０２ｂ）をゲート絶縁膜や容量絶縁膜として使用することができる。 - 特許庁

The auxiliary capacitance line SCL is arranged in parallel with a gate signal line 51 in a display pixel.例文帳に追加

補助容量線ＳＣＬは表示画素内をゲート信号線５１と平行して配設されている。 - 特許庁

The pixel capacitance Cs is connected between the gate of the drive transistor Trd and light emitting element EL.例文帳に追加

画素容量Ｃｓは、ドライブトランジスタＴｒｄのゲートと発光素子ＥＬの間に接続している。 - 特許庁

To keep the parasitic capacitance of a MOSFET from increasing while avoiding oxidation of a metal gate electrode.例文帳に追加

メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する。 - 特許庁

In addition, a gate electrode potential which turns ON a transistor is maintained due to the capacitance of the transistor.例文帳に追加

さらに、トランジスタの容量により、該トランジスタがオン状態となるゲート電極電位を維持する。 - 特許庁

To provide a method which can form a gate electrode by which a suspension capacitance is reduced.例文帳に追加

浮遊キャパシタンスが低減されたゲート電極を形成することができる方法を提供すること。 - 特許庁

To provide a semiconductor device which can achieve low on-resistance, high breakdown voltage, and low gate capacitance.例文帳に追加

低オン抵抗、高耐圧、且つ低ゲート容量を実現できる半導体装置を提供する。 - 特許庁

To provide an AM substrate having small variations in the parasitic capacitance between gate and drain electrodes.例文帳に追加

ゲート電極／ドレイン電極間の寄生容量の変動が小さいＡＭ基板を提供する。 - 特許庁

To provide a semiconductor device in which a gate parasitic capacitance component Cgs between a gate electrode and a source electrode can be reduced.例文帳に追加

ゲート電極とソース電極との間のゲート寄生容量成分Ｃｇｓを低減することができる半導体装置を提供する。 - 特許庁

To suppress parasitic capacitance between a gate electrode and a source/drain, in the manufacture of a MISFET having an embedded gate electrode.例文帳に追加

埋め込み型ゲート電極を有するＭＩＳＦＥＴの製造方法において、ゲート電極とソース／ドレイン間の寄生容量を抑制する。 - 特許庁

Therefore, the operation of the parasitic capacitance as a drain-gate coupling capacitor of the amorphous-silicon thin film transistor can be kept to a minimum by minimizing the gate-drain parasitic capacitance.例文帳に追加

従って、ゲート−ドレーン間寄生容量を最少化することによって、寄生容量が非晶質−シリコン薄膜トランジスタのドレーン−ゲート間カップリングキャパシターとして動作することを最小化させることができる。 - 特許庁

To make substantial variations small for parasitic capacitance between a gate electrode and a source electrode and not to generate substantial variations in the parasitic capacitance between a gate wire and a pixel electrode.例文帳に追加

ゲート電極とソース電極との間の実質的な寄生容量のばらつきを小さくし、またゲート線と画素電極との間の実質的な寄生容量にばらつきが生じないようにする。 - 特許庁

Otherwise, the grounding capacitor C_gate to be connected to the gate terminal of the gate grounding transistor Q_2 is made into variable capacitance and the variable capacitance compensates the frequency specification of the circuit on the prestage or on the post-stage.例文帳に追加

またはゲート接地トランジスタＱ２のゲート端子に接続する接地容量Ｃ_ｇａｔｅを可変容量とし、該可変容量は前段又は後段の回路の周波数特定を補償する。 - 特許庁

The connection electrode 5a of a faraway side forms a storage capacitance 13a which is laminated through the gate insulating film 12 of an auxiliary capacitance electrode 11a.例文帳に追加

遠方側の接続電極５ａは、補助容量電極１１ａのゲート絶縁膜１２を介して積層されて蓄積容量１３ａを形成している。 - 特許庁

To provide a vertical MOSFET, wherein a drain to source capacitance and a drain to gate capacitance are reduced with any affect on either breakdown voltage or on-resistance restrained to the minimum.例文帳に追加

耐圧及びオン抵抗への影響を抑えて、ドレイン・ソース間の容量及びドレイン・ゲート間の容量を低減した縦型ＭＯＳＦＥＴ実現する。 - 特許庁

To provide a nonvolatile semiconductor memory with a structure using an island-shaped semiconductor that can enlarge the capacitance between a floating-gate and a control gate, while reducing a parasitic capacitance between a control gate and an island-shaped semiconductor.例文帳に追加

浮遊ゲートと制御ゲート間の容量を大きくすることができるとともに、かつ制御ゲートと島状半導体間の寄生容量を低減する、島状半導体を用いた構造を持つ不揮発性半導体メモリ、およびその製造方法を提供する。 - 特許庁

A high voltage is applied to the diffusion layer 70 which has capacitance coupling with the floating gate 40, so that electrons are injected into the floating gate 40.例文帳に追加

フローティングゲート４０と容量カップリングした拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。 - 特許庁

An orthogonal gate extended drain MOSFET (EDMOS) structure provides a low gate-to-drain capacitance (C_GD) and exhibits increased reliability.例文帳に追加

直交ゲート拡張ドレインＭＯＳＦＥＴ（ＥＤＭＯＳ）構造は、低いゲート・ドレイン間の容量（Ｃ_GD）を提供し、さらに高い信頼性を示す。 - 特許庁

To provide a manufacturing method for a junction gate field effect transistor having a gate electrode which is free of a parasitic capacitance.例文帳に追加

寄生静電容量が形成され難い構成のゲート電極を備えた接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

The gate potential of the selection transistor is set to a predetermined level using capacitance coupling between stacked gate electrode layers of the selection transistor.例文帳に追加

これらの選択トランジスタの積層ゲート電極層間の容量結合を用いて、選択トランジスタのゲート電位を所定の電圧レベルに設定する。 - 特許庁

The overlapped area between the gate pattern having the opening and the drain is kept so as not to change the capacitance (Cgd) between the gate and drain.例文帳に追加

開口部を備えたゲートパターンとドレインの間の重複領域は、ゲート−ドレイン間の容量（Ｃｇｄ）を変化させないように保持できる。 - 特許庁

Analog switches S1-S3 are used to select gate resistors RG1-RG3, a gate voltage is simulated with the selected gate resistor and a capacitor C1 simulating a gate capacitance, the gate voltage is applied to a current amplifier AMP, where current amplification is conducted and a charging/discharging voltage across a capacitor C2 provides a gate voltage of the IGBT.例文帳に追加

ゲート抵抗Ｒ_G1〜Ｒ_G3とアナログスイッチＳ１〜Ｓ３によるゲート抵抗切り替えを行い、このゲート抵抗とゲートキャパシタンスを模擬するコンデンサＣ１によってゲート電圧を模擬し、これを電流アンプＡＭＰによって電流増幅し、コンデンサＣ２の充放電電圧でＩＧＢＴのゲート電圧を得る。 - 特許庁

The island connection electrode 5b forms the island storage capacitance 13b laminated through the island auxiliary capacitance electrode 11b connected to the auxiliary capacitance electrode 11a by an auxiliary capacitance thin wire 11c and the gate insulating film.例文帳に追加

アイランド接続電極５ｂは、補助容量電極１１ａに補助容量電極細線部１１ｃにて接続されるアイランド補助容量電極１１ｂとゲート絶縁膜を介して積層されてアイランド蓄積容量１３ｂを形成している。 - 特許庁

To provide a trench MOSFET low in capacitance between a gate and a drain, and excelling in high-frequency performance.例文帳に追加

ゲート・ドレイン間のキャパシタンスが低く、高周波性能がより良好なトレンチＭＯＳＦＥＴを提供する。 - 特許庁

To provide an AC 4-terminal JFET geometrical structure for reducing the gate-to-source capacitance.例文帳に追加

ゲート−ソース容量を小さくするための交流４端子ＪＦＥＴ幾何構造を提供すること。 - 特許庁

The pixel part has an enough capacitance to transfer the kickback effect of the first gate signal to the pixel electrode.例文帳に追加

また、画素部は、第1のゲート信号のキックバック効果を画素電極に伝えるべき容量を備える。 - 特許庁

In the transistors M21 and M22 to M2n, parasitic capacitance is changed by the gate control voltages Vcnt1 and Vcnt2 to Vcntn.例文帳に追加

トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、ゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎによって寄生容量が変化する。 - 特許庁

The gate electrode of the transistor 9 is connected to one end of the capacitance 13 and obtains an output from a source electrode.例文帳に追加

トランジスタ９のゲート電極は容量１３の一端に接続し，ソース電極から出力を得る。 - 特許庁

To suppress generation of parasitic capacitance by accurately aligning source and drain electrodes to gate electrodes.例文帳に追加

ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせし、寄生容量の発生を抑制する。 - 特許庁

To suppress generation of parasitic capacitance by accurately aligning a gate electrode to source/drain electrodes.例文帳に追加

ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせし、寄生容量の発生を抑制する。 - 特許庁

To reduce parasitic capacitance between gate electrodes by suppressing lamination of an insulation film between gate electrodes in structure for adopting an air gap structure between the gate electrodes.例文帳に追加

ゲート電極間にエアギャップ構造を採用する構造において当該ゲート電極間の絶縁膜の積層を抑制しゲート電極間の寄生容量を低減できるようにする。 - 特許庁

A gate electrode terminal of the first MOS capacitance is equivalently connected to a diffusion layer side terminal (terminal opposite to the gate electrode terminal) of the second MOS capacitance, and a potential difference generating element 16 for generating potential difference, based on the current flowing, is connected between the diffusion layer side terminal of the first MOS capacitance and the gate electrode terminal of the second MOS capacitance.例文帳に追加

第１のＭＯＳ容量のゲート電極端子と、第２のＭＯＳ容量の拡散層側端子（ゲート電極端子とは反対の端子）が等価的に接続され、第１のＭＯＳ容量の拡散層側端子と第２のＭＯＳ容量のゲート電極端子の間に、電流が流れることにより電位差を発生する電位差発生素子１６が接続される。 - 特許庁

In a pixel driving circuit DCA, parasitic capacitance Cgs2 between a gate and a source formed in a thin film transistor Tr12 for write control is set to be greater than parasitic capacitance Cgd2 between a gate and a drain (Cgd2<Cgs2).例文帳に追加

画素駆動回路ＤＣＡは、書込制御用の薄膜トランジスタＴｒ１２に形成されるゲート−ソース間の寄生容量Ｃgs2が、ゲート−ドレイン間の寄生容量Ｃgd2よりも大きく（Ｃgd2＜Ｃgs2）なるように設定されている。 - 特許庁