「memory connected」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

A memory 13 storing 'maximum value data 13a, a data library 13b, music contents detection data 13c, and band-clapping pattern data 13s' is connected to the microprocessor 12.例文帳に追加

マイクロプロセッサ１２には、「最大値データ１３ａ、データライブラリ１３ｂ、曲内容検出データ１３ｃ、拍手パターンデータ１３ｄ」が格納されたるメモリ１３が接続される。 - 特許庁

The flip-flops in the plurality of memory cells are serially connected to configure a daisy chain, and the configuration data CONF is loaded through the daisy chain.例文帳に追加

複数のメモリセルのフリップフロップは、デイジーチェインを構成するように直列に接続され、コンフィギュレーションデータＣＯＮＦが、当該デイジーチェインを経由してロード可能に構成されている。 - 特許庁

A digital camera 10 is connected to a personal computer 62 to fetch image data D1 from a memory card 59 into the personal computer 62 and a selection image is displayed on a display 63.例文帳に追加

デジタルカメラ１０をパーソナルコンピュータ６２に接続してメモリカード５９から画像データＤ１をパーソナルコンピュータ６２に取り込み、選択画像をディスプレイ６３に表示する。 - 特許庁

To perform action to an object by changing an amount of overlap of a first member and a second member connected by shape memory alloy in simple structures.例文帳に追加

簡単な構成で形状記憶合金により接続した第１部材と第２部材との重複量を変化させて対象物に対する作用を行うことができる。 - 特許庁

A memory connected with the controller stores a plurality of object-oriented classes each of which is configured so as to control at least one operation of the printer.例文帳に追加

前記コントローラに接続されたメモリは、そのそれぞれがプリンタの少なくとも一つの動作を制御するように構成された、複数のオブジェクト指向クラスを格納している。 - 特許庁

The semiconductor memory element is equipped with a core circuit 81, a circuit 82 for signal input and output connected to the core circuit 81, a terminal 83 for signal input and output connected to the circuit 82 for signal input and output and relay electrodes 86 and 87 connected via relay switches 84 and 85 to the circuit 82 for signal input and output.例文帳に追加

コア回路８１と、コア回路８１に接続された信号入出力用回路８２と、信号入出力用回路８２に接続された信号入出力用端子８３と、信号入出力用回路８２にリレースイッチ８４，８５を介して接続されたリレー電極８６，８７とを備えている。 - 特許庁

The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加

ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁

The unit cell of a nonvolatile memory device is provided with an anti-fuse connected between an output terminal and a ground voltage terminal, a first switching unit connected to the output terminal to transfer a write voltage to the output terminal, and a second switching unit connected to the output terminal to transfer a read voltage to the output terminal.例文帳に追加

出力端と接地電圧端との間に接続されたアンチヒューズと、前記出力端と接続されて、当該出力端に書き込み電圧を伝達する第１のスイッチング手段と、前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第２のスイッチング手段とを備える。 - 特許庁

A program memory 16 for storing a display control program is connected to a control circuit 12 to which a network interface 11 is connected, a plurality of incoming call lines being connected to the network interface 11, and the control circuit 12 controls read / write of a storage circuit 14 for storing incoming line information and caller related information or the like.例文帳に追加

複数の着信回線が接続されたネットワークインターフェイス１１が接続される、制御回路１２には、表示制御プログラムが格納されたプログラムメモリ１６が接続され、着信回線情報や発信者関連情報等を記憶する記憶回路１４の読み出しと書き込みを制御する。 - 特許庁

If those pieces of ID information do not match, the microcomputer 17 stores the fact as history in a memory 17a thereof that the charger connected is not an authorized product and turns a lamp 23 on to notify a user that the charger currently connected is not an authorized product or that the charger connected in the past was not an authorized product.例文帳に追加

また、ＩＤ情報が一致しない場合は、マイコン１７のメモリ１７ａに正規品でない充電装置に接続されたことを履歴として記憶させ、ランプ２３を点灯させ、正規品でない充電装置に接続されていること、あるいは過去に正規品でない充電装置に接続されたことを使用者に報知する。 - 特許庁

The memory cell 10 includes: a diode 15 provided on the first wiring 13 with one end thereof being connected to the first wiring 13; and a resistance change part 19 provided above the diode 15 with one end thereof being connected to the diode 15 in series and with another end being connected to the second wiring 20, which stores information by a change in resistance value.例文帳に追加

メモリセル１０は、第１配線１３上に設けられ一端を第１配線１３に接続されたダイオード１５と、ダイオード１５上方に設けられ一端をダイオード１５に直列接続され、他端を第２配線２０に接続され、抵抗値の変化で情報を記憶する抵抗変化部１９とを備えている。 - 特許庁

The memory string includes a plurality of transistors connected in series, and has a first group GR1 which is a part of a plurality of the transistors, a first adjustment transistor Tr-AJ connected adjacent to the first group GR1, and a second group GR2 including transistors connected on the opposite side of the first group GR1 of the adjustment transistor Tr-AJ.例文帳に追加

メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第１グループＧＲ１と、第１グループの隣りに接続された第１調整用トランジスタＴｒ−ＡＪと、調整用トランジスタの第１グループとは反対側に接続されたトランジスタを含む第２グループＧＲ２と、を有する。 - 特許庁

When the data stored in the memory cell 212 is detected, the bit line pair connected to the sense amplifier 203 is precharged to a predetermined potential, and then one of the bit lines of the bit line pair is connected to the memory cell 212, and a potential of the other bit line is set to a reference potential by connection of the bit line to the potential generation part 25 to move charges.例文帳に追加

メモリセル２１２に記憶されるデータを検出するとき、センスアンプ２０３に接続されたビット線対は予め定めた電位にプリチャージされた後、ビット線対のいずれか一方のビット線がメモリセル２１２と接続される共に、他方のビット線の電位は、当該ビット線が電位生成部２５に接続されて電荷が移動しリファレンス電位となる。 - 特許庁

Separate bit lines BL0 and BL1 are connected to two memory cells M00 and M10 symmetrically positioned and having sources S commonly connected respectively, and two metal wiring lines (bit lines BL0 and BL1) are located for the width of a region occupied by one (M00 or M10) of the memory cells in a channel widthwise direction.例文帳に追加

ソースＳを共有し、対称の位置にある２つのメモリセルＭ００およびＭ１０に対して別個のビット線ＢＬ０およびビット線ＢＬ１をそれぞれ接続して、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域のチャネル幅方向の幅に対して２本のメタル配線（ビット線ＢＬ０およびビット線ＢＬ１）を配置する。 - 特許庁

In the printer for directly printing the image data from the digital camera connected through a USB cable 2201 or the memory card inserted into a slot connected to the memory card I/F2202 without the personal computer intervening on the way, whenever the printing based on the image data is performed, the image data concerned is to be stored in HDD2004.例文帳に追加

途中にパーソナルコンピュータが介在しないで、ＵＳＢケーブル２２０１を介して接続されたデジタルカメラやメモリカードＩ／Ｆ２２０２に接続されたスロットに挿入されたメモリカードからの画像データを直接印刷する印刷装置おいて、この画像データに基づく印刷を行うとき常に、該画像データをＨＤＤ２００４に格納するようにする。 - 特許庁

The communication assisting apparatus is provided with: a first connection unit connected to the first data processing apparatus through wired communication to receive data; a memory for storing the data received by the first connection unit; and a second connection unit wirelessly connected to the second data processing apparatus and transmitting the data read from the memory to the second data processing apparatus.例文帳に追加

通信補助装置は、第１のデータ処理装置と有線により接続されてデータを受信する第１の接続ユニットと、第１の接続ユニットで受信したデータを格納するメモリと、第２のデータ処理装置と無線により接続され、メモリから読み出されたデータを第２のデータ処理装置に送信する第２の接続ユニットとを備えている。 - 特許庁

This device is provided with plural address counters and plural timing generating circuits, provided corresponding to each of plural memory banks, a data bus for read-out and a data bus for write-in provided commonly for plural memory banks, a data output buffer connected to the data bus for read-out, and a data input buffer connected to the data bus for write-in.例文帳に追加

複数のメモリバンクのそれぞれに対応して設けられた複数のアドレスカウンタおよび複数のタイミング発生回路と、複数のメモリバンクに共通に設けられた読出し用データバスおよび書込み用データバスと、読出し用データバスに接続されたデータ出力バッファと、書込み用データバスに接続されたデータ入力バッファとを設ける。 - 特許庁

The controller has a first data transfer controller 11 which is connected to an external device, a second data transfer controller 12 which is connected to the nonvolatile memory, and a transfer arbiter 13 which controls data transfers to or from the buffer memory responding to transfer requests from the first and the second data transfer controllers.例文帳に追加

コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁

The connecting module is used for a mobile communication terminal to which a USB memory or an input/output device is connected, comprising a housing and a plurality of connecting terminal members being located at different heights in the housing and having different lengths such that each of them is connected with only the USB memory or with only the input/output device.例文帳に追加

この接続モジュールは、ＵＳＢメモリ又は入出力デバイスが接続される移動体通信端末に用いられる接続モジュールであって、ケースと、前記ケースに異なる高さに配置され、異なる長さを有し、それぞれがＵＳＢメモリのみ又は入出力デバイスのみに接続される、複数の接続端子部材とを備えている。 - 特許庁

An IO control ASIC connected to a memory control ASIC is so configured that an interruption signal is output to a CPU after interruption condition information which enables the CPU to specify what event requiring an interruption occurs in the information processor is stored in the memory control ASIC directly connected to the CPU.例文帳に追加

ＣＰＵに直接的に接続されたメモリ制御ＡＳＩＣ内に、装置内で発生した割込要イベントが何であるかをＣＰＵが特定することが出来る割込状況情報を記憶する処理を行った後に、ＣＰＵに対して割込信号を出力するように、メモリ制御ＡＳＩＣに接続されるＩＯ制御ＡＳＩＣを構成しておく。 - 特許庁

The general-purpose controller comprises a plurality of field device I/O ports connected to a processor through a communication means, a composition communication port which is connected to the processor and a memory and enables composition of the controller using a programming routine, and a second communication port which connects a user interface part to the controller intermittently and displays information stored in the memory of the controller.例文帳に追加

汎用コントローラは、プロセッサに通信により接続された複数のフィールドデバイス入出力ポートと、プロセッサおよびメモリに接続されて、プログラミングルーチンを用いてコントローラを構成可能にする構成通信ポートと、ユーザインターフェース部をコントローラに間欠的に接続してコントローラのメモリ内に記憶された情報を表示する第２通信ポートを備える。 - 特許庁

The semiconductor memory is equipped with: the memory cells MC constituted of the resistance changing element and a switch element connected in series; a readout word line RWL connected to a control terminal of the switch element; and means 12, 13 for executing an auto-closing operation which automatically deactivates the readout word line RWL a certain period later from the time when the readout operation is started.例文帳に追加

本発明の例に関わる半導体メモリは、直列接続される抵抗変化素子及びスイッチ素子から構成されるメモリセルMCと、スイッチ素子の制御端子に接続される読み出しワード線RWLと、読み出し動作を開始してから一定期間後に自動的に読み出しワード線RWLを非活性化するオートクローズ動作を実行する手段12,13とを備える。 - 特許庁

The controller has a first data transfer control section (11) which is connected to an external device, a second data transfer control section (12) which is connected to the nonvolatile memory, and a transfer arbiter (13) which controls data transfers to or from the buffer memory responding to transfer requests from the first and second data transfer control sections.例文帳に追加

コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁

The processor system comprises a plurality of CPU modules connected to the shared bus, a shared memory connected to the shared bus 1 and shared by all of the CPU modules, and a timer interrupt generating unit for generating a timer interrupt signal to the plurality of the CPU modules.例文帳に追加

プロセッサシステムは、共有バスに接続される複数のCPUモジュールと、共有バス１に接続されて全てのCPUモジュールが共用する共有メモリと、複数のCPUモジュールへのタイマ割込信号を生成するタイマ割込生成ユニットとを備えている。 - 特許庁

This memory system protects data by rearranging the connection of terminals between an outside terminal group having a plurality of terminals connected to an external system and an inside terminal group having a plurality of terminals connected to a data storage part 6.例文帳に追加

本発明のメモリシステムは、外部システムと接続される複数の端子を有する外側端子群と、データ記憶部６と接続される複数の端子を有する内側端子群との間で、端子の接続を組み替えることでデータ保護を行うものである。 - 特許庁

This system 100 is provided with a lens 128 connected to a lens control element 142, an image sensor 116 constituted to take an image in from the lens 128, and a memory element 106 and a processor 14 connected to a lens control element.例文帳に追加

本システム１００は、レンズ制御要素１４２に接続されたレンズ１２８と、レンズ１２８から画像を取り込むように構成された画像センサ１１６と、レンズ制御要素１４２に接続されたメモリ要素１０６およびプロセッサ１０４とを備える。 - 特許庁

The semiconductor memory device is equipped with: a plurality of magneto-resistance elements Rx0, Rx1 respectively connected to bit lines BLx0, BLx1; a plurality of reference resistors Rmin, Rmax respectively connected to bit lines BL_Bx0, BL_Bx1; and the sense amplifier circuit 10.例文帳に追加

半導体記憶装置は、それぞれビット線ＢＬｘ０，ＢＬｘ１に接続された複数の磁気抵抗素子Ｒｘ０，Ｒｘ１と、それぞれビット線ＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１に接続された複数のリファレンス抵抗Ｒｍｉｎ，Ｒｍａｘと、センスアンプ回路１０とを備える。 - 特許庁

The semiconductor device includes a series connection comprising two IBTDs 12, 13 and a DTMOS whose source electrode is connected to a memory node 17 between the IBTDs 12 and 13 and whose drain electrode is connected to a bit line 15.例文帳に追加

半導体装置は、２つの互いに直列に接続されたＩＢＴＤ１２，１３と、ソース電極がＩＢＴＤ１２とＩＢＴＤ１３との間のメモリノード１７に接続され、ドレイン電極がビット線１５に接続されたＤＴＭＯＳとを備えている。 - 特許庁

To write information into one of the memory cells MC1-MC3, the 1st terminal A1 of the 1st conductor line LB1 is connected with a current source Q1, and the 2nd terminal A2 of the 2nd conductor line LB2 is connected with another current source Q2.例文帳に追加

情報をメモリセルＭＣ１〜ＭＣ３の１つへ書き込むため、第１の導体路ＬＢ１の第１の端子Ａ１は電流源Ｑ１と接続されており、第２の導体路ＬＢ２の第２の端子Ａ２は別の電流源Ｑ２と接続されている。 - 特許庁

A NAND type flash memory 41 is connected with the DDMA bus 32 via a DDMA interface 132 and selector 22, and a dual port RAM 42 is also connected with the DDMA bus 32 via a DDMA interface 143 and selector 23.例文帳に追加

ＮＡＮＤ型フラッシュメモリ４１は、ＤＤＭＡインターフェース１３２及びセレクタ２２を介してＤＤＭＡバス３２に接続され、デュアルポートＲＡＭ４２は、ＤＤＭＡインターフェース１４３及びセレクタ２３を介してＤＤＭＡバス３２に接続されている。 - 特許庁

A memory cell comprises a write transistor, a read transistor TR connected with the feeder line of power supply voltage (drain impurity region 5), and a capacitor CAP connected with the control electrode (gate electrode 3) of the transistor TR.例文帳に追加

書き込みトランジスタ（不図示）と、電源電圧の供給線（ドレイン不純物領域５）に接続された読み出しトランジスタＴＲと、この読み出しトランジスタＴＲの制御電極（ゲート電極３）に接続されたキャパシタＣＡＰとをメモリセル内に有する。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

When data are transferred from a RAM 6 to a rewriting RAM 12, a bus selector 7 is connected and a bus selector 9 is disconnected but when the data are transferred from the rewriting RAM 12 to a flash memory 8, the bus selector 7 is disconnected and the bus selector 9 is connected.例文帳に追加

ＲＡＭ６から書き換えＲＡＭ１２にデータ転送するときはバスセレクタ７を接続しバスセレクタ９を切断するが、書き換えＲＡＭ１２からフラッシュメモリ８へデータ転送するときはバスセレクタ７を切断しバスセレクタ９を接続する。 - 特許庁

The system A (main system) and system B (slave system) are connected together by a communication line, a write gate 5 is connected to a memory 3, and the write gate 5 can be brought under ON/OFF control by the system B through the communication line.例文帳に追加

システムＡ（主システム）とシステムＢ（従システム）とは通信ラインによって接続されており、メモリ３には書込ゲート５が接続されると共に、この書込ゲート５はシステムＢによって通信ラインを介して開閉制御ができるようになっている。 - 特許庁

When a USB device 3 compatible with the driver used by the USB device 3 connected in the past is connected, the device information of the USB device 3 compatible with the driver stored in the nonvolatile memory 16 is transmitted to the PC 2.例文帳に追加

また過去に接続されたＵＳＢデバイス３と同じドライバを使用できる機種のＵＳＢデバイス３が接続された際には、不揮発性メモリ１６に記憶された同じドライバを使用できる機種のＵＳＢデバイス３のデバイス情報をＰＣ２へと送信する。 - 特許庁

During data reading, the source line potential of the selected row is changed, a differential potential is generated in the pair of a selected bit line (BLa) with which the selected memory cell is connected and a reference bit line (BLb) with which the dummy cell is connected, and the differential potential is detected to read data.例文帳に追加

データ読出時、選択列のソース線電位を変化させ、選択メモリセルが接続する選択ビット線（ＢＬａ）およびダミーセルが接続するリファレンスビット線（ＢＬｂ）の対に差動電位が生じ、この差動電位を検出してデータ読出を行なう。 - 特許庁

A ROM device 1 is provided with: memory cells M00 to M1n from which data are read out depending on impedance between a terminal B connected to bit lines BL0, BL1 and a source terminal S; and source power supply line SL0, SL1 connected to the source terminal S.例文帳に追加

ＲＯＭ装置１は、ビットラインＢＬ０，ＢＬ１に接続される端子Ｂとソース端子Ｓとの間のインピーダンスに応じて、データが読み出されるメモリセルＭ００〜Ｍ１ｎと、ソース端子Ｓに接続されるソース電源ラインＳＬ０，ＳＬ１と、を備えている。 - 特許庁

In the bit comparison circuit 6 of a cache memory, all the collectors of the transistors 9 and 11 of comparison circuits 71-7N whose exclusive OR gates are composed of ECL circuits are connected to each other in common and connected to the emitter of the transistor 15 of a coincidence judgement circuit 8.例文帳に追加

キャッシュメモリのビット比較回路６は、ＥＣＬ回路によって排他的論理和が構成された比較回路７_1 〜７_N のトランジスタ９，１１のコレクタがすべて共通接続されて一致判定回路８のトランジスタ１５のエミッタに接続されている。 - 特許庁

A test circuit is connected with both the input and the memory, detects which one of two or more cables will be connected to the input, and then inspects the battery as one function of the plurality of calibration values associated with one detected cable among those two or more cables.例文帳に追加

検査回路は、入力およびメモリに連結されており、複数のケーブルのどの１つが入力に連結されるかを検出し、複数のケーブルの検出された１つに対応する複数の較正値の１つの関数としてバッテリを検査する。 - 特許庁

A signal processor 2 is connected to a flowmeter 1, a display 3 is connected to the signal processor 2, and the processor 2 is provided with a memory 2a, a computing function 2b, a comparison function 2c, a judge-determination function 2d and a signal converting function 2e.例文帳に追加

流量計１に信号処理装置２が接続され、信号処理装置２に表示装置３が接続され、信号処理装置２は、メモリ機能２ａ、演算機能２ｂ比較機能２ｃ、判定機能２ｄ及び信号変換機能２ｅが設けられている。 - 特許庁

To an inverted input terminal of a differential comparator 7, a source of a memory cell to be selected by a Y selector 4 is connected through wiring line 31a, and a source of a reference cell 32 is connected to a non-inverted input terminal through wiring line 31b.例文帳に追加

差動比較器７の反転入力端子には、Ｙセレクタ４によって選択されるメモリセルのソースが配線３１ａを介して接続されており、非反転入力端子には、基準セル３２のソースが配線３１ｂを介して接続されている。 - 特許庁

When a memory card 10 is inserted, a card terminal part 11 is connected to a terminal member of the connector member 50, and the terminal member of the connector member 50 is connected to a terminal member of the frame 30, and the connector member 50 is made to get into a locked state by the locking mechanism.例文帳に追加

メモリカード１０が挿入されるとカード端子部１１がコネクタ部材５０の端子部材と接続され、コネクタ部材５０の端子部材がフレーム３０の端子部材と接続され、コネクタ部材５０がロック機構によってロックされた状態となる。 - 特許庁

Memory lines ML0 and ML1 are connected commonly to a reference voltage source VR1 through MOs transistors Q3 and Q31 respectively and connected to current sources S1 and S2 with switch respectively.例文帳に追加

メモリ線ＭＬ０およびＭＬ１は、それぞれＮチャネル型のＭＯＳトランジスタＱ３およびＱ３１を介して参照電圧源ＶＲ１に共通に接続されるとともに、それぞれスイッチ付き電流源Ｓ１およびＳ２に接続される構成となっている。 - 特許庁

The memory unit includes: a multilayer structure ML including alternately stacked electrode films WL and interelectrode insulating films 14; a semiconductor pillar SP piercing the multilayer structure; a memory layer 48 between the electrode films WL and the semiconductor pillar; an internal insulating film 42 between the memory layer and the semiconductor pillar; an external insulating film 43 between the electrode films and the memory layer; and a first wire W1 connected to the semiconductor pillar.例文帳に追加

メモリ部は、交互に積層された電極膜ＷＬと電極間絶縁膜１４とを有する積層構造体ＭＬ、積層構造体を貫通する半導体ピラーＳＰ、電極膜ＷＬと半導体ピラーと間の記憶層４８、記憶層と半導体ピラーとの間の内側絶縁膜４２、電極膜と記憶層との間の外側絶縁膜４３、半導体ピラーに接続された第１配線Ｗ１、を有す。 - 特許庁