「memory wait」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The wait state specifies such the number of cycles of a flash memory bus that a flash memory access unit has to wait until a retrieval of data by a read-out operation.例文帳に追加

待機状態は、フラッシュメモリアクセスユニットが読出し動作によるデータの検索まで待機しなければならないような、フラッシュメモリバスの周期の数を指定する。 - 特許庁

To reduce a wait time for memory access during consecutive read-modify-write processes without using dual port memory.例文帳に追加

２ポートメモリを用いることなく、連続するリード・モディファイ・ライト動作におけるメモリアクセスの待ち時間を削減する。 - 特許庁

To provide a method and system for reducing apparent memory access wait time.例文帳に追加

見かけのメモリ・アクセス待ち時間を少なくするための方法およびシステムを提供する。 - 特許庁

By deciding the wait number in the memory access by the wait control part 30 in such a manner, the time and labor for changing the software for managing the parameter of the wait number are omitted.例文帳に追加

このようにウェイト制御部によって上記メモリアクセスにおけるウェイト数を決定することで、ウェイト数のパラメータを管理しているソフトウェアを変更する手間を省略する。 - 特許庁

To shorten the wait time which a processor needs to access a common memory as to a multiprocessor system having processors and the common memory.例文帳に追加

複数のプロセッサと共有メモリとを有するマルチプロセッサ・システムに関し、プロセッサの共有メモリアクセスの待ち時間を短縮する。 - 特許庁

Wait processing is performed after start-up (S102) to wait until the value of a random number generating circuit coincides with an identification number unique to a Pachinko machine and stored in a unique code memory, during the wait processing.例文帳に追加

立ち上げ開始後にウェイト処理（Ｓ１０２）を行い、そのウェイト処理の中で乱数生成回路の値が固有コードメモリに記憶されたパチンコ機固有の識別番号に一致するまで待機させる。 - 特許庁

Consequently, a processor readout instruction for the I/O data does not need a wait time for a memory transaction.例文帳に追加

その結果、Ｉ／Ｏデータに対するプロセッサ読出し命令は、メモリトランザクションの待ち時間を必要としない。 - 特許庁

Different wait state values are provided in different portions of the flash memory array so as to adjust different degradation levels of the flash memory array.例文帳に追加

異なる待機状態値は、フラッシュメモリ列の異なる品質低下の度合いを適応させるためにフラッシュメモリ列の異なる部分に設けられる。 - 特許庁

The controller 3 to which the /WAIT signal input therein inserts a wait period into a /RD signal for a program memory 4 until the level variations of the command data has converged.例文帳に追加

この／ＷＡＩＴ信号が入力されるメモリコントローラ３は、プログラムメモリ４への／ＲＤ信号に命令データのレベル変動が収束するまでウェイト期間を挿入する。 - 特許庁

While one CPU 1 uses the common bus and memory control signal line, in order to avoid the collision of memory access between the respective CPU 1 and 2, the bus control circuit 3 outputs the wait signal to the other CPU 2 and the wait signal is applied by the time when the memory access of the CUP 1 is finished.例文帳に追加

バス制御回路３は、各ＣＰＵ１，２のメモリアクセスの衝突を回避するため、一方のＣＰＵ１が共通のバス及びメモリ制御信号線を使用しているときは、他方のＣＰＵ２に対しウエイト信号を出力し、ＣＰＵ１のメモリアクセスが終了するまでウエイトをかける。 - 特許庁

The expansion operation part has a signal generation circuit counting a pulse of a clock signal, and outputting a signal showing that it has to wait when the instruction read from the memory is the wait instruction making the main operation part wait until a count corresponding to a wait count number designated in the wait instruction is completed.例文帳に追加

前記拡張演算部は、クロック信号のパルスをカウントし、前記メモリから読み出された命令が前記主演算部を待機させる待機命令である場合には、待機すべきであることを示す信号を、前記待機命令において指定された待機カウント数に相当するカウントが完了するまで出力する信号生成回路を有する。 - 特許庁

A wait signal generation part 6 to which the detection signal is input therein outputs a /WAIT signal to a memory controller 3 until the level variations of the command data have converged.例文帳に追加

このレベル変動検知信号が入力されたウェイト信号生成部６は、メモリコントローラ３へ命令データのレベル変動が収束するまで／ＷＡＩＴ信号を送出する。 - 特許庁

To provide a moving image processor capable of reducing wait conditions due to accesses from a plurality of memory access sources to a prefetch memory for improving efficiency of moving image processing.例文帳に追加

複数のメモリアクセス元からのプリフェッチメモリへのアクセスによる待ち状態を減らし、動画像処理の効率化を図ることができる動画像処理装置を提供する。 - 特許庁

The memory type program block 22 stores the characteristic value of the external memory that a user has programmed, in response to an ALE program register enable signal and a wait program register enable signal.例文帳に追加

メモリタイププログラムブロック２２はＡＬＥプログラムレジスタイネーブル信号とＷＡＩＴプログラムレジスタイネーブル信号に応答して使用者がプログラムした外部メモリの特性値を記憶する。 - 特許庁

To provide a data access control circuit of a memory card capable of data access, regardless of the existence of a WAIT signal output from the memory card under an I/O mode.例文帳に追加

Ｉ／Ｏモード下でのメモリカードから出力される／ＷＡＩＴ信号の有無を問わずデータアクセスを可能とするメモリカードのアクセス制御回路の提供にある。 - 特許庁

The flash memory controller also includes programmable wait state registers 138, and a password register 140 providing separate passwords for different portions of the flash memory array.例文帳に追加

フラッシュメモリコントローラは、また、プログラム可能な待機状態レジスタ１３８及びフラッシュメモリ列の異なる部分のための別々のパスワードを提供するパスワードレジスタ１４０を含む。 - 特許庁

To provide a functional memory access control system capable of easily assigning, in case of connecting a functional memory performing application specific processing such as image processing on a memory bus having no wait function, a pseudo wait function thereto, and ensuring access to data after ending the processing, a functional memory device, and a control method and a program therefor.例文帳に追加

ウェイト機能を持たないメモリバス上において、画像処理等の特定用途向け処理を行う機能メモリを接続した場合に簡単に擬似ウェイト機能を持たせることが可能であり、処理終了後のデータへのアクセスを確実に行うことができる機能メモリアクセス制御システム、機能メモリ装置及びその制御方法、プログラムを提供する。 - 特許庁

An access time since read access is started until write data to an external memory 4 and read data from the external memory 4 are matched is measured by a measuring unit 6 and a comparator 7 in a memory access adjusting device 5 of a system controller 100, and a memory access controller 3 automatically sets the wait cycle corresponding to the memory specification of the external memory 4 based on the result.例文帳に追加

システムコントローラ１００のメモリアクセス調整装置５内の計測器６、および比較器７により、リードアクセスを開始してから、外部メモリ４へのライトデータと外部メモリ４からのリードデータとが一致するまでのアクセスタイムを計測し、メモリアクセス制御装置３が、その結果に基づいて、外部メモリ４のメモリスペックに応じたウエイトサイクルを自動的に設定する。 - 特許庁

To provide a shared memory access assurance system which does not have to make subsequent instruction execution wait for the purpose of store sequence assurance in a multiprocessor system having a shared memory.例文帳に追加

共有メモリを有するマルチプロセッサシステムにおいて、ストアの順序保証のために後続の命令実行を待たせる必要のない共有メモリアクセス順序保証方式を提供する。 - 特許庁

In addition, the NAND type flash memory device comprises a controller and the NAND type flash memory, wherein the controller is provided with a sequential ROM interface having a wait signal output terminal.例文帳に追加

また、ＮＡＮＤ型フラッシュメモリーデバイスを、コントローラとＮＡＮＤ型フラッシュメモリーとで構成し、コントローラには、Ｗａｉｔ信号出力端子を有するシーケンシャルＲＯＭインターフェースを設けた。 - 特許庁

The set data of a private register 13 including program data to be transferred and the wait information of the data are stored in an outside memory 20.例文帳に追加

外部メモリ２０には転送予定のプログラムデータおよびこのデータのウエイト情報を含む専用レジスタ１３の設定データを有している。 - 特許庁

A memory information setting circuit 11 has a tristate buffer setting the bit width and the number of wait cycles of the boot ROM 3 to an input terminal.例文帳に追加

メモリ情報設定回路１１は、入力端子にブートＲＯＭ３のビット幅,ウエイトサイクル数が設定されたトライステートバッファを有する。 - 特許庁

Succeedingly, the application processing section 10 reads a past waiting timing from a memory inside the application processing section 10, compares the calculated wait timing with the past wait timing, and stops transmission of a modification message of the wait timing to a base station when the both are coincident.例文帳に追加

続いてアプリケーション処理部１０は、アプリケーション処理部１０内部のメモリから過去の待受けタイミングを読み出し、算出された待受けタイミングと過去の待受けタイミングとを比較し、両者が一致した場合には、基地局への待受けタイミングの変更メッセージの送信を中止する。 - 特許庁

To provide a semiconductor memory device capable of testing whether data read out of a memory cell are correct and whether there is a deviation between the timing where the data are read out of the memory cell and outputted to the outside and the timing where a WAIT signal is canceled.例文帳に追加

メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとＷＡＩＴ信号が解除されるタイミングとの間にずれがないかのテストを可能とする半導体記憶装置を提供する。 - 特許庁

When receiving the interrupt signal from the interrupt control part 16, the CPU 15 executes a wait process and prohibits access to an external memory 13 through a memory control part 17 only in the reception data introduction section.例文帳に追加

ＣＰＵ１５は、割り込み制御部１６から割り込み信号を受信すると、ウェイト処理を行って、受信データ取込み区間だけ、メモリ制御部１７を介して外部メモリ１３へのアクセスを禁止する。 - 特許庁

The memory write is performed via FIFO and only when there in no vacant space in the FIFO, a wait signal to the CPU is made effective so as to perform the memory write from the CPU at a high speed.例文帳に追加

また，メモリライトをＦＩＦＯ経由で行ない，ＦＩＦＯに空き領域がない時のみＣＰＵに対するウェイト信号を有効にすることによりＣＰＵからのメモリライトを高速に行なう。 - 特許庁

Therefore, the high priority is dynamically set to the buffer memory 4 to which data is frequently inputted at the time of operation, the wait time of such a buffer memory is shortened and the held data can be frequently outputted.例文帳に追加

よって稼働時においてデータが入力される頻度の高いバッファメモリ４には動的に高い優先順位が設定され、同バッファメモリは待ち時間が短縮して高頻度に保持データを出力できる。 - 特許庁

The access control part 70 sets an interruption wait state when the command read out of the command memory 50 is in an interruption wait state and sends notice of interruption initiation out to the terminal 20 when receiving interruption from the logic circuit 13.例文帳に追加

また、アクセス制御部７０は、コマンドメモリ５０から読み出したコマンドが割込み待ちである場合には、割込み待ち状態を設定し、論理回路１３から割込みを受け取ると、割込み発生通知を端末２０へ送出する。 - 特許庁

To shorten the wait time of a user who receives distributed music data and to suppress an increase in the capacity of a semiconductor memory of an information terminal device.例文帳に追加

音楽データの配信を受けるユーザの受信する際にかかる待ち時間を低減し、情報端末装置における半導体メモリの容量の増加を抑える。 - 特許庁

A CPU 21 executes a weighted load instruction at the time of performing a spinlock process and then outputs a spin wait request to a corresponding cache memory 25.例文帳に追加

ＣＰＵ２１は、スピンロック処理を行なう際にウェイト付きロード命令を実行すると、対応するキャッシュメモリ２５にスピン待ち要求を出力する。 - 特許庁

It is included that before accessing to the dual port memory, the CPU sets an enable bit signal which fixes a chip select mask signal, and when carrying out the continuous access to the dual port memory, the access to the dual port memory from the CPU of another side is made to wait by the chip select mask signal.例文帳に追加

ＣＰＵはデュアルポートメモリにアクセスする前に、チップセレクトマスク信号を固定するイネーブルビット信号をセットしておき、デュアルポートメモリに対して連続アクセスした場合、チップセレクトマスク信号により他方のＣＰＵによるデュアルポートメモリへのアクセスを待たせることも含む。 - 特許庁

A software model of the SoC device is operated according to a test program having made the trouble occur in the hardware model simulation, and memory access, an update wait of a memory, register access, and an update wait of a register occurring in a process of the operation are recorded in a log in order of the occurrence while each of them is converted into an RTL (Register Transfer Logic).例文帳に追加

ハードウェアモデルシミュレーションにて不具合を発生させたテストプログラムにしたがって、そのＳｏＣデバイスのソフトウェアモデルを動作させ、その動作の過程で発生するメモリアクセス、メモリの更新待ち、レジスタアクセス、およびレジスタの更新待ちの各々をＲＴＬに変換しつつその発生順にログに記録する。 - 特許庁

To provide a semiconductor memory device capable of reducing current consumption in a power supply circuit while a memory core circuit is set active to wait for the start of a data writing operation.例文帳に追加

本発明は、メモリコア回路がアクティブ状態でデータ書き込み動作の開始を待っている期間において、電源回路における電流の消費を削減することが可能な半導体記憶装置を提供することを目的とする。 - 特許庁

A program read from the external memory 5 is stored in a program transferring device 3, the program transferring device 3 outputs a wait signal 13 to an arithmetic device 1, and the program in a mass is written into the built-in memory 2.例文帳に追加

プログラム転送装置３に外部メモリ５から読み出したプログラムを蓄え、プログラム転送装置３から演算装置１に対してウェイト信号１３が出力され、まとめてプログラムを内蔵メモリ２に書き込む。 - 特許庁

To shorten an unnecessary wait time and a total processing time of a data processing section while alleviating an increase in total memory capacity needed for data processing in the data processing section.例文帳に追加

データ処理部におけるデータ処理に必要な総メモリ容量の増加を緩和しつつ、データ処理部における無駄な待ち時間および総処理時間を低減する。 - 特許庁

When the instruction cache memory 5 is hit as stated above, the need for the process of randomly accessing the SDRAM 3 is eliminated and the CPU 2 does not wait for operation.例文帳に追加

また、上記のように命令キャッシュメモリ５がヒットしているとき、ＳＤＲＡＭ３に対してランダムアクセスの処理を行う必要がなく、ＣＰＵ２の動作にウエイトが生じない。 - 特許庁

By inputting a DMA transfer continuous signal from a DMA section 10 to a wait signal generating circuit section 30 during DMA transfer of the data to an internal memory 20, an active wait signal is input into a microprocessor 40 from the wait signal generating circuit section 30, and the processing of the microprocessor 40 is waited.例文帳に追加

内部メモリ２０にデータをＤＭＡ転送している間、ＤＭＡ部１０からｗａｉｔ信号発生回路部３０にＤＭＡ転送継続信号を入力することで、ｗａｉｔ信号発生回路部３０からマイクロプロセッサ４０にアクティブ状態のｗａｉｔ信号を入力してマイクロプロセッサ４０の処理をウェイトさせる。 - 特許庁

The master devices set only a data bit portion corresponding to a quartered memory area of the data to be transmitted to a data control device as effective data, perform an access wait operation according to the even/odd cycle of the same address as the normal mode, and access the half area of the memory.例文帳に追加

マスターデバイスがデータ制御装置に送るデータのうちメモリ領域を４分割したデータビット分のみを有効なデータとし、ノーマルモードと同様のアドレスの偶数・奇数サイクルによりアクセス・ウエイト動作を行い、メモリの半分の領域にアクセスする。 - 特許庁

To provide a memory access device that can modify the capability of a bus driver according to the setting of the access speed and the number of wait for a memory and halts unnecessary bus signal output at the instant of access termination for realizing optimal power consumption.例文帳に追加

最適な消費電力を実現するために、メモリのアクセススピードとウェイト数の設定に応じたバスドライバの能力を変更でき、かつアクセスが終了した時点で不要なバス信号の出力を停止させるメモリアクセス装置を提供する。 - 特許庁

After inserting the memory card into a connector part 1 and turning the power on for an information processing apparatus, a terminal control part 4 separates signal lines between 42 pins of the connector part 1 and a WAIT terminal of a control part 2.例文帳に追加

メモリカードをコネクタ部１に差し装置の電源を投入してから端子制御部４がコネクタ部の４２ｐｉｎと制御部２のＷＡＩＴ端子の信号線を切り離しておく。 - 特許庁

To reduce the latency of data read from a main memory, to prevent a system performance from being lowered due to the data wait of a data request source such as processor and to improve the processing performance of an entire system.例文帳に追加

主記憶からのデータ読み出しのレイテンシを削減し、プロセッサ等のデータ要求元のデータ待ちによるシステム性能の低下を防ぎ、システム全体の処理性能を向上させる。 - 特許庁

After a second release operation, the imaging apparatus captures an image for a positive maximum wait time and stores an image acquired by the capturing to the buffer memory 19 together with other blur amount data.例文帳に追加

２ｎｄレリーズ操作後、プラスの最大待ち時間の間キャプチャ動作を行い、このキャプチャ動作によって取得された画像をブレ量データとともにバッファメモリ１９に記憶させる。 - 特許庁

To provide a memory wait control circuit for improving the operating speed of a processor by shortening a passage from instruction decoding to a clock stop signal in circuit-wire.例文帳に追加

命令解読からクロック停止信号に至る経路を回路的に短縮し、ひいてはプロセッサの動作速度向上を可能にするメモリウェイト制御回路を提供することを目的とする。 - 特許庁

The port buffer is firmly connected to a main memory, inter-point communication is carried out in the long section of a memory reading/writing path, a wait time for data communication is reduced especially by a network switch, whereby the congestion of routing is reduced, and FIFO is eliminated.例文帳に追加

ポートバッファをメインメモリに密に結合し、メモリ読み出し／書き込みパスの長い区間でポイント間通信を可能とし、特にネットワークスイッチにおいてデータ通信における待ち時間を減らし、それによりルーティングの過密を減らし、かつＦＩＦＯの削除が図れる。 - 特許庁

To a save memory for accumulating image data, to shorten a printing wait time and to also restore compressed image data.例文帳に追加

画像データを蓄積するメモリを節約し、印刷の待ち時間を短縮することができ、しかも圧縮された画像データの復元も可能なシリアルプリンタ及びプリンタを制御するプログラムを記録した記憶媒体を提供する。 - 特許庁