At this time, the bit-line is characterized in that its height differs depending on the position of the analysis region.例文帳に追加

この時、ビットラインは、分析領域の位置によって異なる高さであることを特徴とする。 - 特許庁

Select gate lines exposed to open side walls at a bit line contact position and a source line contact position are covered with an insulating film for ion implantation, and a first conductive diffusion layer is formed for bit line contact and source line contact.例文帳に追加

ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成する。 - 特許庁

The first cell contact 122a is provided at a position closer to the second bit line 126b than the first bit line 126a, and the first capacitor contact 128a is formed while being shifted to a direction of approaching the first bit line 126a with respect to the first cell contact 122a, in plan view.例文帳に追加

平面視において、第１のセルコンタクト１２２ａは、第１のビット線１２６ａよりも第２のビット線１２６ｂに近い位置に設けられ、第１のキャパシタコンタクト１２８ａは、第１のセルコンタクト１２２ａに対して第１のビット線１２６ａに近づく方向にずらして形成されている。 - 特許庁

Related to a memory cell 12, a second bit line 15 is provided at the position where a storage element 28 is clamped with a bit line 14.例文帳に追加

本発明のメモリセル１２は、記憶素子２８を第１のビット・ライン１４とで挟める位置に第２のビット・ライン１５を設けるように構成した。 - 特許庁

The image processing unit stores the bit position and DC value of the head block for each block line, uses only the bit position and DC value of the head block for rotating by 90 degrees or 180 degrees.例文帳に追加

画像処理装置は、ブロックライン毎に、先頭ブロックのビット位置及びＤＣ値のみを記憶し、先頭ブロックのビット位置及びＤＣ値のみを用いて、９０度回転又は１８０度回転を実現する。 - 特許庁

An offset voltage generating circuit 4 compensates the unbalance of a read-out signal caused by a word line position by giving different offset voltage to a bit line in accordance with a selected word line position at the time of reading out data.例文帳に追加

オフセット電圧発生回路４は、データ読み出し時に、選択されるワード線位置に応じて異なるオフセット電圧をビット線に与えることにより、ワード線位置による読み出し信号のアンバランスを補正する。 - 特許庁

When a power source is turned ON and an initialization processing is performed, the host control board outputs a bit position signal to the signal line of the harness.例文帳に追加

電源がＯＮされて初期化処理が行われる際に、上位制御基板はハーネスの信号線にビット位置信号を出力する。 - 特許庁

The amount of data to be multiplexed is managed by the number of bits to be multiplexed or a bit rate at the position where an interface signal of an IP exclusive line is multiplexed.例文帳に追加

多重化されるデータ量はIP専用線のインターフェース信号に多重化される位置のビット数やビットレート等で管理される。 - 特許庁

A DMA controller 305 divides the bit map data so as to coincide the line switching position with a boundary of rectangular image data based on information of the line switching position and information of a width of the image data.例文帳に追加

ＤＭＡコントローラ３０５は、ライン切り替え位置の情報と画像データの幅の情報に基づいて、ライン切り替え位置と矩形画像データの境界が一致するようにビットマップデータを分割する。 - 特許庁

A post processor 114 generates syndrome by using a parity bit in a modulation code bit line, and performs error detection/correction to output the syndrome to a vanishing position calculation circuit 121.例文帳に追加

ポストプロセッサ114は、変調符号ビット列内のパリティビットを利用してシンドロームを生成し誤り検出・訂正を行うと同時に、シンドロームを消失位置計算回路121へ出力する。 - 特許庁

A line which reads bit map data is switched in response to a position of a scan direction so that a bending of the scan line is offset with respect to a print part 107 having the scan line having the bending.例文帳に追加

曲がりがある走査ラインを持つ印刷部１０７に対して、走査ラインの曲がりを相殺するようにビットマップデータを読み出すラインを走査方向の位置に応じて切り替える。 - 特許庁

The BPSG film 6d of a high B density is formed as an interlayer insulation film on the bit line 8, an opening part 18 is formed at the upper layer position of the bit line contact hole 7 of the BPSG film 6d, and then the opening part 18 is transformed into a void 19, whose upper part is closed by high temperature heat treatment.例文帳に追加

ビット線８上に層間絶縁膜としてＢ濃度の高いＢＰＳＧ膜６ｄを形成し、このＢＰＳＧ膜６ｄのビット線コンタクトホール７の上層位置に開口部１８を形成した後、高温熱処理により、開口部１８を上部を閉じた空洞１９に変成させる。 - 特許庁

A memory cell has an insulating film 13 formed over the entire surface on an interlayer insulating film 4 including a bit line portion BL1, and also has, on the insulating film 13, a high-magnetic-permeability film 14 formed in a region corresponding to a formation position of the bit line portion BL1 and a high-magnetic-permeability film 12.例文帳に追加

メモリセルにおいて、ビット線部ＢＬ１を含む層間絶縁膜４上の全面に絶縁膜１３が形成され、絶縁膜１３上に、平面視してビット線部ＢＬ１及び高透磁率膜１２の形成位置に対応する領域に高透磁率膜１４が形成される。 - 特許庁

Metal bit lines 123A, 123B are specified to cross a word line 119 on the bit line diffused part 115 so as to bring into contact with the position corresponding to the specified region by a normal contact forming technique and a metallization technique.例文帳に追加

通常のコンタクト形成技術及びメタライゼーション技術によって、金属ビットライン１２３Ａ，１２３Ｂは、そのように規定された領域に対応する箇所に接触するようにビットライン拡散部１１５上のワードライン１１９を横切るように規定される。 - 特許庁

To identify the boundary position of a fixed-length packet even though data without a byte boundary is transmitted when the device is connected to a simple serial line (bit a stream transmission line).例文帳に追加

単純なシリアル回線（ビット列伝送回線）と接続した場合にはバイト境界のないデータが伝送されるため、固定長パケットの境界位置を識別することができない。 - 特許庁

The memory cell 2 is provided at the position where the bit line pair 4/5 intersect the word line 3 and includes a first transistor (first Tr) 6, a second transistor (second Tr) 16 and a magnetic resistance element 7.例文帳に追加

メモリセル２は、ビット線対４・５とワード線３とが交差する位置に設けられ、第１トランジスタ（第１Ｔｒ）６と第２トランジスタ（第２Ｔｒ）１６と磁気抵抗素子７とを含む。 - 特許庁

The block line is a group of blocks arranged in a horizontal scanning direction, and the bit position and the DC value are held only for the head block of the block line, thus reducing a memory region required for rotation processing.例文帳に追加

ブロックラインとは、主走査方向に配列されたブロック群であり、このブロックラインの先頭ブロックについてのみ、ビット位置及びＤＣ値を保持することにより、回転処理に要するメモリ領域を削減する。 - 特許庁

A mark 20 for specifying a memory cell position is formed on the memory cell arranged near an intersection point of a word line 9 and a bit line 11 arrayed into a matrix shape.例文帳に追加

マトリックス状に配列されたワード線９とビット線１１との交点近傍に配列されるメモリセル上に、当該メモリセル位置を特定するためのマーク２０が形成されていることを特徴とする。 - 特許庁

On the Kyoto Line, at the part of the platform, a little bit out of the required position at which the seven-car train is to stop, there is a notice indicating the forefront position and the time schedules of the seven-car trains.発音を聞く 例文帳に追加

京都線のホームには7両の列車の停車しない部分には先端である旨と7両の列車のダイヤが示された看板が掲げられている。 - Wikipedia日英京都関連文書対訳コーパス

The process is repeatedly performed to the measurement completion position, and the edge line can be measured from the maximum value of the obtained bit outside diameter by a curve interpolation.例文帳に追加

この工程を計測終了位置まで繰り返し行い，得られたビット外径の最大値から曲線補間によって刃先線を計測することができる。 - 特許庁

Silicon nitride films 5 and 10 are formed around a gate electrode 3 and a bit line 8 in order to define a position of a contact plug 13 in a self- alignment manner.例文帳に追加

コンタクトプラグ１３の位置を自己整合的に規定するために、ゲート電極２とビット線８の周りには、シリコン窒化膜５および１０が設けられる。 - 特許庁

Thus, a time interval from reading of data from the memory cell to be tested to a bit line to the start of amplifying operation by a corresponding amplifier is made to be constant without depending on the position of the memory cell.例文帳に追加

これにより、試験するメモリセルからビット線にデータが読み出されてから、対応するセンスアンプが増幅動作を開始するまでの時間間隔をメモリセルの位置に依存せず一定になる。 - 特許庁

The maxilla turning part comprises a rod component bitten like a bit between maxilla and mandible and the turning axis of the rod component is placed at the same position of or parallel to the line between the pair of the temporomandibular joints of the pig head.例文帳に追加

また、上顎骨旋回部は、上顎骨及び下顎骨間に轡状に噛ませる棒部材を備え、棒部材の旋回軸が、豚頭部の一対の顎関節を結ぶ線と一致又は平行に位置する。 - 特許庁

Then bit line contacts CB in one direction wherein active areas extend are periodically shifted in position in basic units of three or more active areas which are successively arrayed.例文帳に追加

そして、アクティブエリアが延びる一方向におけるビット線コンタクトＣＢの位置を、連続して配列された３本以上のアクティブエリアを基本単位として周期的に変位させる。 - 特許庁

A bit line 21 for supplying a current for applying a magnetic field to the TMR element 18 is formed off the position right above the TMR element 18 in plane.例文帳に追加

ＴＭＲ素子１８に磁界を印加するための電流が流されるビット線２１が、ＴＭＲ素子１８の直上の位置から平面的にずれた位置に形成されている。 - 特許庁

The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.例文帳に追加

誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁

A QR code is put together at a specified position of bit map data of an image, data outside an effective region of the bit map data, for example, of one head line or one or two head bytes is increased, and belt data indicative of an attachment position of the QR code is embedded in the part to store or fax the united data.例文帳に追加

画像のビットマップデータの所定の位置にＱＲコードを合成するとともに、ビットマップデータの有効領域外、例えば、先頭１ライン、先頭１又は２バイト分のデータを増加し、その部分にＱＲコードの添付位置を示す帯データを埋めて一体化したデータを保存またはファクシミリ送信する。 - 特許庁

The program method includes a step in which the selected row and a memory cell connected to the first or second bit line are programmed by multi-bit data, and a step in which a row positioned at an adjacent position of the selected row and the programmed memory cell connected to the first or the second bit line are reprogrammed so that a read margin between adjacent states reduced due to high temperature stress is increased.例文帳に追加

本発明に係るプログラム方法は、選択された行及び前記第１または第２ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階と、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記選択された行の隣に位置した行及び前記第１または第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階とを含む。 - 特許庁

This memory includes a plurality of memory cells where data are electrically written or erased, a word line Wl and a bit line connected to the plurality of memory cells, and a means for changing discharging time according to the value of an X address, i.e., the position of the word line WL, when data are read from the memory cell.例文帳に追加

電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線ＷＬ及びビット線と、前記メモリセルからデータの読み出しを行う際、Ｘアドレスの値、すなわち前記ワード線ＷＬの位置に応じてディスチャージ時間を変更する手段とを備える。 - 特許庁

To improve display speed even if displaying a chart image including a large number of line drawings, and to perform the position decision of a mouse cursor even on a chart image bit-mapped so as to accelerate the display speed.例文帳に追加

多量の線画を含むチャート画像を表示する場合でもその表示速度の向上を図れるようにするとともに、表示速度の高速化のためにビットマップ化されたチャート画像上でもマウスカーソルの位置判定を行うことができるようにする。 - 特許庁

Data to be written into a memory cell MC or a selection cell, into which the data is written, is latched in a latch circuit L1 and data in the memory cell MC or a neighbored cell, having a bit line BL in common with the selection cell and positioned at a neighbored position, is latched in a latch circuit L2.例文帳に追加

データを書き込むメモリセルＭＣである選択セルに書き込むべきデータを、ラッチ回路Ｌ１にラッチするとともに、この選択セルとビット線ＢＬを共有し、且つ、隣接する位置にあるメモリセルＭＣである隣接セルのデータをラッチ回路Ｌ２にラッチしておく。 - 特許庁

Position information of bits for which error correction is applied by an error correction circuit after bit interleave decoding is obtained, and when the position information is decided to be that arranged in adjacent bits in the propagation line, it is discriminated that effective error correction is executed for burst errors and transmission of an alarm output for channel switching is blocked.例文帳に追加

ビットインターリーブ復号後の誤り訂正回路から誤り訂正を実行したビットの位置情報を得て、その位置情報が伝搬路で隣接するビットに配列されていたものであると判定されるときには、バースト誤りに対して有効な誤り訂正が実行されているものとして、回線切換のための警報出力が送出されないように阻止する。 - 特許庁

A temporary path select signal storage device 104 stores the path select signals 102 as many as (n) states, outputs the path select signals 104a as many as (m) states ((m)≤(n)), and changes the input bit position in accordance with the encoding restrict length for a system to which Viterbi decoding is applied, or the estimated number of coefficients for the estimate transmission line.例文帳に追加

パスセレクト信号一時記憶装置１０４は、パスセレクト信号１０２ａをｎステート分だけ記憶し、ｍステート分（ｍ＜＝ｎ）のパスセレクト信号１０４ａを出力し、ビタビ復号を行なうシステムの符号化拘束長又は想定される推定伝送路の係数の数に応じて入力ビット位置を変更する。 - 特許庁

Data signals being delivered from a latch circuit 12 having latch circuits each storing a line of data signals in five stages to a drive circuit 16 in order to light each light emitting part are selected by a select circuit 15 depending on a 9 bit correction data signal stored for each light emitting part in a Y position correction data storing circuit 13.例文帳に追加

１ライン分のデータ信号を格納されるラッチ回路を５段備えたラッチ回路１２より、各発光部を点灯させるためにドライブ回路１６に出力されるデータ信号が、Ｙ位置補正データ記憶回路１３に格納された各発光部毎に９ビットの補正データ信号に応じて、選択回路１５によって選択される。 - 特許庁

When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.例文帳に追加

ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁

After a bit rate B of intensity modulated light outputted from the optical transmitter being an evaluation object and a cumulative wavelength distribution D of an optical fiber being an optical transmission line on which the light is transmitted are set so as to satisfy a prescribed relation, the performance of the optical transmitter is evaluated on the basis of a position relation between an optical waveform after transmission on the optical fiber and a pulse mask M.例文帳に追加

評価対象である光送信器より出力される強度変調光のビットレートＢと、その光が伝送される光伝送路である光ファイバの累積波長分散Ｄとが、所定の関係を満たすように設定された上で、その光ファイバにより伝送された後の光波形とパルスマスクＭとの間の位置関係に基づいて、光送信器の性能が評価される。 - 特許庁