「ſo Moſ」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The MOS transistors 11a and 11b are integrated, so that both are influenced by the environmental temperature to nearly the same extent.例文帳に追加

ＭＯＳトランジスタ１１ａ，１１ｂは集積されているので、両者は環境温度の影響を同程度受ける。 - 特許庁

The sub-insulating film is provided so as to cover part of a main insulating film and part of the element isolation region which form the MOS transistor.例文帳に追加

この副絶縁膜は、ＭＯＳ型トランジスタを構成する主絶縁膜の一部と素子分離領域の一部とを覆うように設けている。 - 特許庁

To make a sustaining breakdown voltage higher in a high-breakdown voltage MOS transistor structure by constituting so that a substrate potential is less likely to become higher than the source potential.例文帳に追加

高耐圧ＭＯＳトランジスタ構造において、基板電位がソース電位よりも高くなり難くして、サステイン耐圧を高める。 - 特許庁

Accordingly, the sizes of MOS transistors 21-24 are set so as to be the optimum values in respective NAND gates 12, 13.例文帳に追加

したがって、ＮＡＮＤゲート１２，１３の各々においてＭＯＳトランジスタ２１〜２４のサイズを最適値に設定することができる。 - 特許庁

To provide a semiconductor device wherein variations of characteristics of MOS transistors are so suppressed as to be able to make highly accurate a circuit operation.例文帳に追加

ＭＯＳトランジスタの特性バラツキを抑制し、回路動作の高精度化を図ることができる半導体装置を提供する。 - 特許庁

The power MOS 4 carries out current adjustment in accordance with an output signal of the operational amplifier 6 so that flowing current becomes to have a fixed value.例文帳に追加

パワーＭＯＳ４は、オペアンプ６の出力信号に応じて、流れる電流が一定値となるように電流調整を行う。 - 特許庁

Then, a control circuit 10, controls a gate voltage so that the changed target output voltage is output from the first MOS transistor M1 and/or the second MOS transistor M2, thereby controlling so that an output voltage Vout becomes a target voltage at a high speed.例文帳に追加

そして、制御回路１０により、第１のＭＯＳトランジスタＭ１及び／または第２のＭＯＳトランジスタＭ２から変更された目標出力電圧が出力されるようゲート電圧を制御することにより、出力電圧Ｖｏｕｔが高速で目標電圧になるように制御する。 - 特許庁

The slave latch part is body bias controlled so that threshold voltage of the MOS transistor may become small in a power non-shutdown state and body bias controlled so that the threshold voltage of the MOS transistor may become large in a power shutdown state.例文帳に追加

スレーブラッチ部は電源非遮断状態においてＭＯＳトランジスタの閾値電圧が小さくなるようにボディーバイアス制御され、電源遮断状態においてＭＯＳトランジスタの閾値電圧が大きくなるようにボディーバイアス制御される。 - 特許庁

This track and hold circuit comprises a MOS transistor switch 3 and hold capacitor 4, and higher harmonics distortion is reduced by constituting the circuit so that electric charges accumulated in a gate oxide film capacitor of the MOS transistor of which the bulk potential is varied in the same phase as an input signal Vln and a capacitor between a gate and a source of the MOS transistor do not depend on input voltage.例文帳に追加

ＭＯＳトランジスタスイッチ３とホールドキャパシタ４とを含んでなり、ＭＯＳトランジスタスイッチ３のバルク電位を入力信号Ｖｉｎと同位相で変化させるＭＯＳトランジスタのゲート酸化膜容量及びＭＯＳトランジスタのゲート・ソース間容量に蓄積される電荷を入力電圧に依存しない様にする事により高調波歪を軽減するトラックアンドホールド回路。 - 特許庁

Drains of the 2nd protection MOS transistors are not coupled directly with an external interface terminal (2), so high-frequency noise is hardly transmitted to the gates of the MOS transistors through coupling capacitors (C1, C2) between the gates and drains and even when the high-frequency noise is applied to the terminal (2), the 2nd protection MOS transistors do not easily turn on.例文帳に追加

第２保護ＭＯＳトランジスタのドレインは直接外部インタフェース端子（２）に結合されていないから、当該ＭＯＳトランジスタのゲートにはそのドレイン・ゲート間のカップリング容量（Ｃ１，Ｃ２）を通して高周波ノイズが伝達され難く、端子（２）に高周波ノイズを受けても第２保護ＭＯＳトランジスタは容易にターン・オンしない。 - 特許庁

Furthermore, an MOS transistor Qp13 is provided for precharging the gate potential of the MOS transistor Qp12 to the VSS potential and when the level of the input signal IN is changed from a precharge state to the VDD potential, the MOS transistor Qp12 is completely turned on, so that the VSS potential is extracted as a level of an output signal OUT.例文帳に追加

また、ＭＯＳトランジスタＱｐ１２のゲート電位を、ＶＳＳ電位にプリチャージするＭＯＳトランジスタＱｐ１３を設け、プリチャージ状態から入力信号ＩＮのレベルがＶＤＤ電位に変化した際に、ＭＯＳトランジスタＱｐ１２を完全にオン状態にし、出力信号ＯＵＴのレベルとしてＶＳＳ電位を取り出す。 - 特許庁

The gate voltage Vg and input voltage Vin are set in a range to cause the first MOS transistor to operate with the gate-source voltage and the source-drain voltage in the first MOS transistor in the unsaturated zone, and are set so that the temperature characteristics at the resistance value of the first MOS transistor may become constant.例文帳に追加

ゲート電圧Vg及び入力電圧Vinは、第１ＭＯＳトランジスタのゲート−ソース間電圧及びソース−ドレイン間電圧が、第１ＭＯＳトランジスタを非飽和領域で動作させる範囲で印加されるとともに、第１ＭＯＳトランジスタの抵抗値における温度特性の温度特性が一定になる条件を満たす関係に設定される。 - 特許庁

The existing system of cartridge type circuit board, internal circuit board (22) and connector (22) are already connected so that if static electricity laden human body part and other objects makes a contact with the connector part protruding from the insulated casing, the MOS type IC could have been damaged. 例文帳に追加

従来のカートリッジ式回路基板においては、カートリッジを装着する以前から内部回路基板(22)とコネクタ(26)が結線状態にあるため、絶縁ケースから突出しているコネクタの突出部に静電気を帯びた人体などが触れると搭載されたMOS型ICが破壊してしまうという欠点があった。 - 特許庁

The onboard power supply device includes a lead accumulator electrically connected to an alternator, and a lithium accumulator (second accumulator) connected to the lead accumulator in parallel therewith, and an MOS-FET parasitic diode (rectifying means) is arranged so that an orientation in which a current flows to the lithium accumulator from the lead accumulator becomes forward in direction.例文帳に追加

オルタネータに電気接続された鉛蓄電池と、鉛蓄電池に並列接続されたリチウム蓄電池（第２蓄電池）とを備え、MOS-FETの寄生ダイオード（整流手段）を、鉛蓄電池からリチウム蓄電池へ電流を流す向きが順方向となるよう配置する。 - 特許庁

In this case, on-resistance of the MOS transistor depends on a voltage between a gate and a source, so that the MOS transistor can be turned on by sufficiently low on-resistance by increasing an output voltage of the driving circuit 10, and efficiency can be improved.例文帳に追加

この場合ＭＯＳトランジスタのオン抵抗はゲート−ソース間電圧に依存しており、駆動回路の出力電圧を高めることによってＭＯＳトランジスタを充分低いオン抵抗でオンさせることができ、効率の向上も可能となる。 - 特許庁

The control unit 13 that receives the control command controls a gate voltage VG of the charging MOS transistor 4, so as to cause the charge current ICHG of the charge current value selected by the CPU12 to flow in the charging MOS transistor 4.例文帳に追加

前記制御命令を受けた制御ユニット１３は、充電用ＭＯＳトランジスタ４に、ＣＰＵ１２によって選択された充電電流値の充電電流ＩＣＨＧが流れるように、充電用ＭＯＳトランジスタ４のゲート電圧ＶＧを制御する。 - 特許庁

A second comparator CMP2 is so constructed that an input transistor is formed by an N-type MOS transistor, +side input terminal is connected to the signal input terminal T40A through a P-type MOS transistor 62P, and a second reference signal Sref2 is supplied to -side input terminal.例文帳に追加

第２のコンパレータＣＭＰ２は、入力トランジスタがＮ型ＭＯＳトランジスタで構成され、＋側入力端子がＰ型ＭＯＳトランジスタ６２Ｐを介して信号入力端子Ｔ４０Ａに接続され、−側入力端子には第２の基準信号Ｓref2が供給される。 - 特許庁

By this, the thermistor 12 is simply and favorably fed with power and can detect the temperature of the heat sink 20, and the control circuit 10 controls current energization to power MOS transistors 4, 5 by using the temperature of the heat sink 20 so that temperatures of the power MOS transistors do not exceed a prescribed limit.例文帳に追加

これにより、サーミスタ１２は簡単良好に給電されるとともにヒートシンク２０の温度を検出することができ、制御回路１０はこのヒートシンク２０の温度からパワ−ＭＯＳトランジスタ４、５の温度が所定限界を超えないようにそれらへの電流通電を制御する。 - 特許庁

However, since a potential difference between the source and the gate of a P channel type MOS transistor 40p is not large so much, the P channel MOS transistor 40p is not turned on soon and an output of the a CMOS inverter 40 of the last stage does not become a high level soon.例文帳に追加

しかし、Ｐチャンネル型ＭＯＳトランジスタ４０ｐのソース−ゲート間の電位差があまり大きくないため、Ｐチャンネル型ＭＯＳトランジスタ４０ｐはすぐにオンにならず、最終段ＣＭＯＳインバータ４０の出力がすぐにハイレベルにならない。 - 特許庁

The voltage stabilizing circuit has at least a MOS transistor for controlling its output; a reference-voltage circuit for generating a reference voltage; and an error amplifier for so comparing the divided voltage of its output voltage with the generated reference voltage of the reference-voltage circuit as to control the continuity of the MOS transistor correspondingly to the comparison result.例文帳に追加

この発明は、出力制御用のＭＯＳトランジスタと、基準電圧を生成する基準電圧回路と、出力電圧の分圧電圧を基準電圧回路の生成基準電圧と比較し、その比較結果に応じてそのＭＯＳトランジスタの導通を制御する誤差増幅器と、を少なくとも備えている。 - 特許庁

Horizontally adjacent pixels G11, G21 are defined as one group unit, a MOS transistor T7 of the pixel G21 is turned off and a MOS transistor T9 is turned on, so that photo-diodes PD of the pixels G11, G21 can be coupled.例文帳に追加

水平方向に隣接する画素Ｇ１１，Ｇ２１を１つの群単位とし、画素Ｇ２１のＭＯＳトランジスタＴ７をＯＦＦとするとともにＭＯＳトランジスタＴ９をＯＮとすることで、画素Ｇ１１，Ｇ２１のフォトダイオードＰＤを結合することができる。 - 特許庁

After an electric signal output from a photoelectric conversion circuit 100 is accumulated in a capacitor C1, a MOS transistor T5 is turned on, so that a voltage value which was integrated by the capacitor 1 is sampled with a MOS transistor T10.例文帳に追加

光電変換回路１００から出力された電気信号がキャパシタＣ１で蓄積された後、ＭＯＳトランジスタＴ５がＯＮとなることで、ＭＯＳトランジスタＴ１０にキャパシタＣ１で積分された電圧値がサンプリングされる。 - 特許庁

The bias circuit 13 is configured for controlling the current of the current source 5 so that the temperature characteristic of the current, supplied from the current source 5 to the pair of input MOS transistors 1 and 2, is identical to that of the temperature characteristic of the carrier mobility of the pair of input MOS transistors 1 and 2.例文帳に追加

バイアス回路１３は、電流源５から一対の入力ＭＯＳトランジスタ１，２に供給する電流の温度特性と、この一対の入力ＭＯＳトランジスタ１，２のキャリア移動度の温度特性が等しくなるように、電流源５の電流を制御するように構成されている。 - 特許庁

Electrical characteristics (threshold voltage and punch-through voltage) of each MOS transistor is measured, by bringing probes into contact with both ends of a plurality of the strip-shaped active regions (202-208), so as to detect the displacement of the ion implantation region (404) from the deviation in the electrical characteristics of each MOS transistor.例文帳に追加

そして、複数の短冊状の活性領域（２０２〜２０８）の両端にプローブを当接させて各ＭＯＳトランジスタの電気特性（しきい値電圧やパンチスルー電圧）を測定し、各ＭＯＳトランジスタの電気特性の偏差から、イオン注入領域（４０４）のずれを検出する。 - 特許庁

In this MOS semiconductor device, the edge of the gate electrode is protected against deformation attendant on an additional growth of an oxide film by oxidation and located on an oxide film 2' which is enhanced in thickness, so that a gate electrode is stably kept high in withstand voltage, and a MOS semiconductor device enhanced in withstand voltage can be obtained.例文帳に追加

本発明のＭＯＳ型半導体装置では、ゲート電極の端は、酸化膜の追加酸化成長に伴なう歪を受けることが無く、厚膜化された酸化膜２′上に位置しているので、安定して良質な耐圧性能を呈するゲート電極となり、耐圧性能を持つＭＯＳ型半導体装置となる。 - 特許庁

Then, an N+-type embedded layer 61 is formed in a second island region 53 to form therein a C-MOS transistor 42, and thereby the noise generated from an N-channel MOS transistor is blocked so as to prevent adverse effects given to an NPN transistor.例文帳に追加

そして、Ｃ−ＭＯＳトランジスタ４２が形成される第２の島領域５３にＮ^+型埋め込み層６１が形成されることで、ＮチャンネルＭＯＳトランジスタから発生するノイズをブロックしＮＰＮトランジスタへの悪影響を防止することができる。 - 特許庁

A voltage is produced in the current detection resistance 15 as a current flows in a MOS transistor 17, and the currents flowing in the MOS transistors 16, 17 are limited so that the voltage equals the voltage of the current limit value due to the imaginary ground of the amplifier 9.例文帳に追加

電流検出抵抗１５にはＭＯＳトランジスタ１７を電流が流れることで電圧が発生し、この電圧から増幅器９の仮想接地の働きで電流制限値の電圧と等しくなるようＭＯＳトランジスタ１６，１７に流れる電流を制限する。 - 特許庁

A bias circuit 44 supplies a bias voltage VB generated so that the fluctuation of a gate voltage Vg2 of the second MOS transitory Q12 at the time of turning on the output currents Iout can be reduced to the gate of the second MOS transistor Q12.例文帳に追加

バイアス回路４４は、出力電流Ｉout のオン時における第２ＭＯＳトランジスタＱ１２のゲート電圧Ｖｇ２の変動を少なくするように生成したバイアス電圧ＶＢを第２ＭＯＳトランジスタＱ１２のゲートに供給する。 - 特許庁

If an operating frequency is low, the select control signal is set to high and the MOS transistors T5b and T6b are turned off so as to increase combined resistance by the ON resistor of the MOS transistors in the NOR gate NOx, in order to make an output change rate from an output terminal OUT moderate.例文帳に追加

又、動作周波数が低いときは、出力端子ＯＵＴからの出力の変化率を緩やかなものとするため、選択制御信号をハイとしてＭＯＳトランジスタＴ５ｂ，Ｔ６ｂをＯＦＦとして、ＮＯＲゲートＮＯｘ内のＭＯＳトランジスタのＯＮ抵抗による合成抵抗を大きくする。 - 特許庁

If an operating frequency is high, a select control signal is set to low, and MOS transistors T5b and T6b are turned on so as to reduce combined resistance by an ON resistor of MOS transistors in a NOR gate NOx, in order to make an output change rate from an output terminal OUT steep.例文帳に追加

動作周波数が高いときは、出力端子ＯＵＴからの出力の変化率を急峻なものとするため、選択制御信号をローとしてＭＯＳトランジスタＴ５ｂ，Ｔ６ｂをＯＮとして、ＮＯＲゲートＮＯｘ内のＭＯＳトランジスタのＯＮ抵抗による合成抵抗を小さくする。 - 特許庁

When electrostatic discharge is produced, the p-type MOS transistor Qp or n-type MOS transistor Qn is turned on and a surge current flows to a power source Vdd or reference potential Vss to limit voltage variation of a pad 1, so that an internal circuit 2 is prevented from being broken owing to the electrostatic discharge.例文帳に追加

静電気放電の発生時にｐ型ＭＯＳトランジスタＱｐまたはｎ型ＭＯＳトランジスタＱｎが導通状態となってサージ電流が電源Ｖｄｄまたは基準電位Ｖｓｓに流れ、パッド１の電圧変動が制限されるので、静電気放電による内部回路２の破壊が防止される。 - 特許庁

A circuit is formed which applies the current by short-circuiting an electrode of one of two MOS diodes and a substrate of the other MOS diode, and then currents flowing to respective insulating films become opposite in direction, so that the currents can be applied in both forward and backward directions.例文帳に追加

２組のＭＯＳダイオードにおいて、一つのＭＯＳダイオードの電極と他のＭＯＳダイオードの基板とをそれぞれ短絡させ、電流を印加する回路を作ることにより、それぞれの絶縁膜に流れる電流の向きが逆となり、順逆両方向の印加ができるようになる。 - 特許庁

Thus, regarding the design of the chip, a large area can be allotted to the multisource N-channel MOS-FET 32 and the ON-resistance of the MOS-FET 32 can be reduced, so that the current capacity of the power device PD3 can be set large.例文帳に追加

このように、チップの設計上、マルチソースＮチャネルＭＯＳＦＥＴ３２に割り当てることの可能な面積が大きくなり、そのオン抵抗を小さくすることが可能となって、パワーデバイスＰＤ３の電流容量を大きく設定することができる。 - 特許庁

The semiconductor substrate is constituted so that a first MOS transistor TR1 having a first gate electrode 24 and a first source layer 26, is formed on a top surface of the semiconductor substrate 10, and a second MOS transistor TR2 having a second gate electrode 34 and a second source layer 36, is formed on its reverse surface.例文帳に追加

半導体基板１０の表面に、第１のゲート電極２４及び第１のソース層２６を有する第１のＭＯＳトランジスタＴＲ１が形成され、その裏面には、第２のゲート電極３４及び第２のソース層３６を有する第２のＭＯＳトランジスタＴＲ２が形成されている。 - 特許庁

A first comparator CMP1 is so constructed that an input transistor is formed by a P-type MOS transistor, +side input terminal is connected to a signal input terminal T40A through an N-type MOS transistor 61N, and a first reference signal Sref1 is supplied to -side input terminal.例文帳に追加

第１のコンパレータＣＭＰ１は、入力トランジスタがＰ型ＭＯＳトランジスタで構成され、＋側入力端子がＮ型ＭＯＳトランジスタ６１Ｎを介して信号入力端子Ｔ４０Ａに接続され、−側入力端子には第１の基準信号Ｓref1が供給される。 - 特許庁

Since the gate of the P channel MOS transistor P1 to supply a constant current to be a reference can be controlled independently of the drain, there is no limit for the drain current of the P channel MOS transistor P1 so that the voltages at both the ends of the resistor R18 are not limited.例文帳に追加

基準となる定電流が供給されるＰチヤネルＭＯＳトランジスタＰ１のゲートをドレインと独立して制御可能であるため、ＰチヤネルＭＯＳトランジスタＰ１のドレイン電流に制限がなくなり、よって抵抗Ｒ１８の両端電圧は制限されることがない。 - 特許庁

P is ion-implanted into the amorphous Si film 7 of an n channel MOS transistor part, and B is ion-implanted into the amorphous Si film 7 of a p channel MOS transistor part, and then heat treatment is carried out so that the amorphous Si film 7 can be crystallized, and impurity can be activated.例文帳に追加

ｎチャネルＭＯＳトランジスタ部の非晶質Ｓｉ膜７にＰをイオン注入し、ｐチャネルＭＯＳトランジスタ部の非晶質Ｓｉ膜７にＢをイオン注入した後、熱処理を行うことにより、非晶質Ｓｉ膜７を結晶化させるとともに、不純物の活性化を行う。 - 特許庁

Responding to this leak detection, a back bias setting circuits 180 sets back bias for a P channel MOS transistor and an N channel MOS transistors so that off-leak current of transistors in each try-state buffers 111, 112 are made small.例文帳に追加

このリーク検知に応答して、各トライステートバッファ１１１，１１２中のトランジスタのオフリーク電流が小さくなるように、バックバイアス設定回路１８０がＰチャネルＭＯＳトランジスタ用及びＮチャネルＭＯＳトランジスタ用のバックバイアスを設定する。 - 特許庁

The unbalance portion between a current I_21 generated from the MOS transistor M21 and a reference current generated from a transistor M6 so appears as the variation of the drain voltage of the MOS transistor M21 as to feedback it to the Gm amplifier 1.例文帳に追加

ＭＯＳトランジスタＭ２１の発生する電流Ｉ_21と、ＭＯＳトランジスタＭ６の発生する基準電流とのアンバラス分が、ＭＯＳトランジスタＭ２１のドレイン電圧の変化として表れ、これがＧｍ増幅器１に帰還される。 - 特許庁

Transistor sizes of N-channel MOS transistors 32-1 to 32-6 for driving correcting MOS transistors 30-1 to 30-6 are selected so that the rising characteristics of the output currents I1 to I6 of the transistors 30-1 to 30-6 are made the same.例文帳に追加

補正用ＭＯＳトランジスタ３０−１〜３０−６を駆動するＮチャネル型ＭＯＳトランジスタ３２−１〜３２−６のトランジスタサイズを、補正用ＭＯＳトランジスタ３０−１〜３０−６の出力電流Ｉ１〜Ｉ６の立ち上がり特性を揃えるように選定する。 - 特許庁

A gate length Ln and a gate width Wn of an n-channel MOS transistor Q1 and a gate length Lp and a gate width Wp of a p-channel MOS transistor Q2 are set, so that the n-channel MOS transistor Q1 and the p-channel MOS transistor Q2 have mutually approximately equal coupling capacitances and mutually approximately equal impedances.例文帳に追加

ｎチャネルＭＯＳトランジスタＱ_1 およびｐチャネルＭＯＳトランジスタＱ_2 のカップリング容量が互いにほぼ等しくなり、かつ、ｎチャネルＭＯＳトランジスタＱ_1 およびｐチャネルＭＯＳトランジスタＱ_2 のインピーダンスが互いにほぼ等しくなるように、ｎチャネルＭＯＳトランジスタＱ_1 のゲート長Ｌ_n およびゲート幅Ｗ_n ならびにｐチャネルＭＯＳトランジスタＱ_2 のゲート長Ｌ_p およびゲート幅Ｗ_p を設定する。 - 特許庁

To enable a large-scale waver of radius 8 inches or above to undergo a hydrogen sintering processing without deteriorating a MOS semiconductor device in characteristics so as to enhance its throughput.例文帳に追加

８インチ以上の大口径ウエハーの水素シンター処理を、特にＭＯＳ型半導体装置の特性を劣化させることなく行なってスループットを向上させる。 - 特許庁

First insulating films 5 and first MOS electrodes 4 composed of p^+ polysilicon are formed inside the first grooves 9 so as to be insulated from the drain region 2.例文帳に追加

第１の溝９の内部は、第１の絶縁膜５及びｐ＋型ポリシリコンよりなる第１のＭＯＳ電極４が形成され、ドレイン領域２とは絶縁されている。 - 特許庁

The interaction due to boron and phosphorus is suppressed by the nitrogen in the nitrogen distribution layers 3N and 53N, so that a MOS transistor comprising low- resistance gate electrodes 5 and 55 and a specified threshold value is manufactured.例文帳に追加

窒素分布層３Ｎ，５３Ｎ中の窒素によりホウ素及びリンによる上記相互作用が抑制されて、低抵抗のゲート電極５，５５及び所定のしきい値を有するＭＯＳトランジスタが製造される。 - 特許庁

The input impedance setting means is constituted by connecting an N-type MOS capacitive element 6 and a resistor 7 in series so that the characteristic impedance of the circuit is formed.例文帳に追加

入力インピーダンス設定手段は、Ｎ型ＭＯＳ容量素子６と、回路の特性インピーダンスに設定された抵抗７とを直列に接続して構成する。 - 特許庁