「Bit lines」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

In the ferroelectric memory device, an operation process to execute any one of data read, data rewrite, or data write is repeatedly performed to at least one selected cell 18a of a plurality of ferroelectric memory cell 18 formed at each intersection point of a plurality of word lines 14 and a plurality of bit lines 16.例文帳に追加

強誘電体記憶装置では、複数のワード線１４及び複数のビット線１６の各交点に形成される複数の強誘電体メモリセル１８の少なくとも一つの選択セル１８ａに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程が繰り返し行われる。 - 特許庁

The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.例文帳に追加

複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁

The short circuit transistor 21 comprises a transistor 21 including a source and a drain having a pair of impurity regions 24b, 24c formed under and in correspondence to the pair of bit lines 15 and a gate 30.例文帳に追加

短絡トランジスタ２１が一対のビット線１５下で該ビット線のそれぞれに対応して形成される一対の不純物領域２４ｂおよび２４ｃからなるソースおよびドレインと、ゲート３０とを備えるトランジスタ２１からなる。 - 特許庁

The memory area 110 is composed of LCD system bit lines LCDBL1-LCDBLN or the like in which the display data stored in each of the memory cells MC11-MCMN are read.例文帳に追加

記憶領域１１０は、ＬＣＤ表示アドレス回路３８により、メモリセルのＭＣ_11〜ＭＣ_MNの各々に記憶された表示データが読み出されるＬＣＤ系ビット線ＬＣＤＢＬ_1〜ＬＣＤＢＬ_Nなどを有して構成されている。 - 特許庁

Then, the second MPU22 takes a majority decision in every bit with the motor command values sent severally by the first to third parallel communication lines Lc1-Lc3, and reflects this result as a motor command value.例文帳に追加

そして、第２のＭＰＵ２２は、第１〜第３のパラレル通信ラインＬｃ１〜Ｌｃ３によりそれぞれ送られてきたモータ指令値とのビット毎の多数決をとり、この結果をモータ指令値として反映するようにした。 - 特許庁

The operator cells supply currents according to the result of an AND operation between the stored data items to corresponding bit lines, and the data read from the storage unit corresponds to the result of an EXOR operation between the retrieval data and the to-be-retrieved data.例文帳に追加

演算子セルは、記憶データのＡＮＤ演算結果に応じた電流を対応のビット線に供給し、記憶単位からの読出データは、検索データと被検索データとのＥＸＯＲ演算結果に対応する。 - 特許庁

A plug 7a is formed in the source and drain impurity region, a first interlayer insulation film is formed on the front of the substrate, and a plurality of bit lines 9 are formed at fixed intervals in a direction being vertical to the word line 4.例文帳に追加

ソース／ドレイン不純物領域にプラグ７ａを形成し、基板の前面に第１層間絶縁膜を形成し、ワードライン４とは垂直方向に一定の間隔で複数のビットライン９を形成する。 - 特許庁

To suppress wiring defect and reduce the malfunction or the power consumption during standby by forming a wiring layer, including bit lines and a dummy wiring layer which is electrically insulated from the wiring layer and underlies the wiring layer for reducing halation in the lithographic process.例文帳に追加

リソグラフィ工程におけるハレーションを低減することにより、配線の欠陥が抑制され、動作不良やスタンバイ時の消費電力が低減された半導体記憶装置およびその製造方法を提供する。 - 特許庁

To provide a semiconductor memory which can prevent elongation of the memory cell writing time even when the memory cells are connected to the bit lines in a virtual grounding system and effectively reduce the chip size.例文帳に追加

メモリセルが仮想接地方式でビット線に接続されていても、メモリセルの書き込み時間の増大を防止でき、しかも、チップ面積の削減を有効に行うことができる半導体記憶装置を提供すること。 - 特許庁

To provide a page buffer circuit of a flash memory device in which stable precharge voltage is supplied to bit lines and read-out of erroneous data can be prevented without being affected by variation of temperature and voltage in the read operation.例文帳に追加

読み出し動作の際に温度および電圧の変化に影響されることなく、ビットラインに安定したプリチャージ電圧を供給して誤データの読み出しを防止できるフラッシュメモリ装置のページバッファ回路を提供する。 - 特許庁

Two word lines are provided, and an NMOS transistor NT33 (Vss side) and a PMOS transistor (power supply side) for data write control are added to a first inverter INV31 at a side a bit line BL11 is connected.例文帳に追加

ワード線を２本とし、ビット線ＢＬ１１が接続されている側の第１のインバータＩＮＶ３１に、データ書き込み制御用のＮＭＯＳトランジスタＮＴ３３（Ｖｓｓ側）とＰＭＯＳトランジスタ（電源側）を付加する。 - 特許庁

In the case that the display device 33 of an operation box 34 performs display by 4-bit data, a main control part 24 respectively sends out the various kinds of signals for the display through signal lines L21-L28 to the display device 33.例文帳に追加

操作ボックス３４の表示装置３３が、４ビットデータで表示を行う場合、主制御部２４は、表示装置３３に信号線Ｌ２１〜Ｌ２８を介して、表示用の各種信号をそれぞれ送出する。 - 特許庁

In correspondence with the transposition, upper half memories MC_1-MCN_/2 out of the memory cells MC_1-MCN are connected with the read bit lines RB and /RB under a state where a connecting line 3 is intersecting the connecting line 4.例文帳に追加

この入れ替えに対応し、メモリセルＭＣ_1 〜ＭＣ_N のうち、上側の半分のメモリセルＭＣ_1 〜ＭＣ_N/2 では、接続線３と接続線４とが交差された状態で、読み出しビット線ＲＢ、／ＲＢと接続されるようになっている。 - 特許庁

This structure includes N pieces of bit lines, M pieces of first wordlines, M×N pieces of first storage cells, second wordline, N pieces of second storage cells, sense amplifier, N pieces of first transistors, N pieces of second transistors, and an enable line.例文帳に追加

Ｎ本のビット線と、Ｍ本第１ワード線と、Ｍ×Ｎ個の第１記憶セルと、第２ワード線と、Ｎ個の第２記憶セルと、センス増幅器と、Ｎ個の第１トランジスタと、Ｎ個の第２トランジスタと、エネイブル線と、を包含する。 - 特許庁

The erase control circuit ERCN performs first erase operation control for setting the bit lines BL1 to BL4 corresponding to the memory cells to be erased in a floating state when there are many memory cells to be erased.例文帳に追加

消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。 - 特許庁

Between a main CPU 21 and a sub CPU 31, a transmission path 23a for transmitting the control signal of 8-bit constitution and a transmission path 23b including three transmission lines for transmitting a strobe signal are formed.例文帳に追加

メインＣＰＵ２１とサブＣＰＵ３１との間には、８ビット構成の制御信号を送信するための伝送経路２３ａやストローブ信号伝送用の３本の伝送ラインを含む伝送経路２３ｂが形成される。 - 特許庁

Therefore, electric potential of the bit lines BLj at a standby state is changed from a power potential (VDD) to the ground potential (GND) by the source potential (GND) of the discharge transistor DTj, and kept to the GND.例文帳に追加

従って、スタンバイ状態でのビット線ＢＬｊの電位は、ディスチャージ用トランジスタＤＴｊのソース電位（ＧＮＤ）によって電源電位（ＶＤＤ）から接地電位（ＧＮＤ）へと変化し、ＧＮＤに維持される。 - 特許庁

At time t3, a voltage of 6V is applied to all word lines WL1 to WLn, and very weak writing operations which use channel hot electrons are simultaneously started for all memory cells connected to a bit line BL2.例文帳に追加

時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、チャネルホットエレクトロンを用いた微弱書込み動作をビット線ＢＬ２に接続されたメモリセルのすべてに対して同時に開始する。 - 特許庁

In the first operation, a bit line to which a nonvolatile memory cell which is made an on-state by applying first voltage in which read is performed in read operation and made non-selection, to a plurality of word lines is connected, is detected.例文帳に追加

第１動作では、読出し動作において読出し非選択とする第１電圧を複数のワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する。 - 特許庁

Then the transistor M48 for memory is controlled to ON by a word line WL16, other transistors M49-M63 for memory connected to a sub-bit line SBL 4 are controlled to OFF by word lines WL17-WL31.例文帳に追加

そして、ワード線ＷＬ１６によりメモリ用トランジスタＭ４８をオンに制御し、副ビット線ＳＢＬ４に接続される他のメモリ用トランジスタＭ４９〜Ｍ６３を、ワード線ＷＬ１７〜ＷＬ３１によりオフに制御する。 - 特許庁

To prevent a step of an inter layer insulating film which is caused from ununiformity of a concentration of a P type impurity ion-implanted into the inter layer insulating film in a P+pickup area and failure of a bridge between bit lines related to it.例文帳に追加

Ｐ＋ピックアップ領域の層間絶縁膜内にイオン注入されるＰ型不純物の濃度の不均一によって生じる層間絶縁膜の段差及びそれに係るビットライン間ブリッジの不良を防止する。 - 特許庁

A driving signal selecting circuit 12 selects any of the inverse potential variation generating circuits 13a, 13b, 13c, 13d using a discriminated result of the EXOR 11 and two bit lines (BL and BLB) and drives it.例文帳に追加

駆動信号選択回路１２は、ＥＸＯＲ１１の判定結果及び２本のビット線（ＢＬとＢＬＢ）とを用いて逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄのいずれかを選択して駆動する。 - 特許庁

In a semiconductor storage device having a plurality of transistors having memory functions and constituted on a semiconductor substrate, a plurality of bit lines are connected to the source regions of the plurality of transistors and independently sensed.例文帳に追加

半導体基板上に構成されたメモリ機能を有する複数のトランジスタを有する半導体記憶装置において、複数のトランジスタのソース領域に接続されるビット線が複数あり、それぞれ独立してセンスする。 - 特許庁

By write voltage control circuit 109, voltages of the bit lines are set based on the conversion data successively input by latch circuits 105 and on array edge voltages output from an array terminal voltage control circuit 108.例文帳に追加

書き込み電圧制御回路１０９は、ラッチ回路１０５で順次入力された変換データと、アレイ端電圧制御回路１０８から出力されたアレイ端電圧とに基づいて、ビット線の電圧値を設定する。 - 特許庁

By this array structure, reading and writing speeds can be maintained even if the device is miniaturized by reading data from the bit line side and writing data by controlling the voltages of the source lines.例文帳に追加

このアレイ構造により、データの読み出しをビット線側から行ない、データの書き込みをソース線電圧の制御により行なうことにより、装置が微細化しても読み出し速度と書き込み速度を維持することができる。 - 特許庁

To eliminate an unnecessary leakage current flowing into a word line by controlling a pair of bit lines which are boosted to a voltage level of a core voltage/2 during a precharge or a standby period, to a ground voltage level.例文帳に追加

プリチャージ又はスタンバイ区間の間コア電圧／２の電圧レベルに昇圧されているビットライン対を接地電圧レベルに制御し、ワードラインに流れる不要な漏洩電流を取り除くことができるようにする。 - 特許庁

To improve the reliability of a magnetic memory by preventing corrosion of a cupreous metal layer formed on magnetic memory elements for forming a magnetic layer on the side walls of bit lines of the magnetic memory.例文帳に追加

磁気記憶装置のビット線の側壁に磁性体層を形成する際に、磁気記憶素子上に形成される銅系金属層の腐食を防止することで、磁気記憶装置の信頼性の向上を可能とする。 - 特許庁

This nonvolatile memory includes a nonvolatile memory cell 11 for storing the data and a read circuit connected to the memory cell 11 via first and second bit lines GBLX, GBLZ for reading the data stored in the memory cell 11.例文帳に追加

データを記憶可能な不揮発性のメモリセル１１及びメモリセル１１に第１、第２ビット線GBLX、GBLZを介して接続されて、メモリセル１１に記憶されたデータを読み出すための読出回路を備える不揮発性記憶装置である。 - 特許庁

Dummy cells (D0-Dm) are divided into a plurality of divided dummy columns (DDSET0-DDSETh), and division dummy bit lines (DDT0, DDB0-DDTh, and DDBh) are disposed for respective divided dummy columns.例文帳に追加

ダミーセル（Ｄ０−Ｄｍ）を複数の分割ダミーカラム（ＤＤＳＥＴ０−ＤＤＳＥＴｈ）に分割し、各分割ダミーカラムに対して分割ダミービット線（ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈ）を配置する。 - 特許庁

In a pair of complementary type bit lines BL1/BL1# connected to a selected memory cell 3a, pre-charging and equalization are performed by supplying electric power from two systems of an internal voltage drop circuit 11 and a Vcc pre-charge circuit 12.例文帳に追加

選択されたメモリセル３ａに接続された相補型ビット線対ＢＬ１／ＢＬ１＃は、内部降圧回路１１とＶｃｃプリチャージ回路１２との２系統からの電力供給によってプリチャージおよびイコライズが行われる。 - 特許庁

If the data of N bit is outputted in serial data with horizontal signal lines 282 of P units, with the number of columns of a pixel part being C and the number of horizontal blanks being B, the total output clock number becomes "(C+B)*N/P".例文帳に追加

この際には、画素部の列数Ｃ、水平ブランク数Ｂとし、ＮビットのデータをＰ本の水平信号線２８２でシリアルデータにして出力する場合は、総出力クロック数は、“（Ｃ＋Ｂ）＊Ｎ／Ｐ”となる。 - 特許庁

In restore-operation, a high voltage side driving line of a sense amplifier group is switched to second voltage (V2) (1), accumulated electric charges of a recycle capacitor are utilized for charging bit lines to the second voltage (V2) from equalizing voltage.例文帳に追加

リストア動作では、センスアンプ群の高電圧側駆動線が第２電圧（Ｖ２）に切り替えられ（ ）、リサイクルキャパシタの蓄積電荷がビット線をイコライズ電圧から第２電圧（Ｖ２）に充電するために利用される（Ｉ）。 - 特許庁

To provide a nonvolatile semiconductor memory apparatus which is suitable for a memory for managing a main memory, in which read output is large, and high speed reading can be performed without being affected by noise of adjacent bit lines.例文帳に追加

メインのメモリの管理用メモリに適し、読み出し出力が大きく、隣接ビットのビット線のノイズの影響を受けないで高速読み出しができる不揮発性半導体記憶装置の提供を目的とする。 - 特許庁

It compares the discharge potentials of the bit lines with the predetermined reference value in the comparator 105, and counts the discharge periods where the discharge potential is larger than the reference value in the counter 106 based on the output data from the comparator 105.例文帳に追加

比較器１０５でビット線の放電電位と所定の基準値とを比較し、比較器１０５からの出力に基づいて、放電電位が基準値よりも大きい放電期間をカウンタ１０６でカウントする。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

A non-inverted input terminal of the operational amplifier is connected to the bit lines BL1-BLn; the inverted input terminal of the operational amplifier is connected to ground potential; and the output terminal of the operational amplifier is connected to the gate electrode of the MOS transistor 154.例文帳に追加

オペアンプの非反転入力端子は、ビット線ＢＬ１〜ＢＬｎに接続され、オペアンプの反転入力端子は、接地電位に接続され、オペアンプの出力端子は、ＭＯＳトランジスタ１５４のゲート電極に接続される。 - 特許庁

The inter-data logical arithmetic operation of the pair bit lines of both memory blocks is performed by activating the logical arithmetic circuits, and the logical arithmetic results are simultaneously written to all Y addresses of selected X address in at least one memory block.例文帳に追加

この論理演算回路の活性化により、両メモリブロックのペアビット線のデータ間の論理演算を行い、その論理演算け結果を少なくとも１つのメモリブロック内の選択Ｘアドレスの全Ｙアドレスに同時に書込む。 - 特許庁

Thus, since raising to the over-drive potential is not performed sharply, but performed stepwise, an influence on other bit lines through parasitic capacitance is reduced and the malfunction caused by the data inversion is prevented.例文帳に追加

このように、オーバードライブ電位への引き上げを急激に行うのではなく、段階的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減され、データ反転による誤動作が防止される。 - 特許庁

To accelerate a writing operation and an erasing operation and to reduce power consumption by reducing the resistance of a well region in a semiconductor storage device having well regions partitioned by an element isolation region used as bit lines.例文帳に追加

素子分離領域により区分されたウェル領域をビット線として使用する半導体記憶装置において、ウェル領域を低抵抗化することで書込み動作および消去動作を高速化および低消費電力化する。 - 特許庁

Accordingly, the potential difference when either of the adjacent bit lines (BLA, and BLB or/BLA, /BLB) is a high level and the other turns to a low level is made smaller by the pull up and the generation time of the coupling noise is thereby made shorter.例文帳に追加

したがって、隣接するビット線（ＢＬＡ，ＢＬＢまたは／ＢＬＡ，／ＢＬＢ）の一方がハイレベルで他方がローレベルになったときの電位差がこのプルアップによって小さくなり、これによりカップリングノイズの発生時間が短くなる。 - 特許庁

A relieving decision section 107 makes a X (Y) relieving address a decision address X (Y) relieving address requiring surely relieving when the number in the same group of the X (Y) relieving address exceeds the number of redundant lines in the direction of bit (word) line.例文帳に追加

救済確定部１０７では、Ｘ（Ｙ）救済アドレスが同じ組みの数がビット(ワード)線方向の冗長ライン数を超える場合には、そのＸ（Ｙ）救済アドレスを救済が必ず必要な確定Ｘ（Ｙ）救済アドレスとする。 - 特許庁

At the time of memory test, and signal less quantity bits caused by the coupling noise at the time of amplifying adjacent bit lines are efficiently worsened by the starting sense amplifiers of an odd number column and sense amplifiers of an even number column with time delay.例文帳に追加

そして、メモリテスト時において、奇数列のセンスアンプと偶数列のセンスアンプとをある時間遅延させて起動させることにより、隣接するビット線の増幅時のカップリングノイズによる信号少量ビットを効率よく不良化させる。 - 特許庁

A plurality of bit transistors 6 in which ON/OFF is controlled according to display data of a plurality of bits, control connection relationship between the plurality of capacitances and the data enable lines, and a total capacity of the plurality of coupling capacitances is controlled.例文帳に追加

複数ビットの表示データに応じてオンオフがそれぞれ制御される複数のビットトランジスタ６が、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する。 - 特許庁

To reduce the number (n) of transistors being connected in series and each deciding a resistance value in a current path and the number (m) of bank selecting lines per bit contact by changing constitution of a memory cell array in a NOR type cell for mask ROM.例文帳に追加

マスクROM用NOR型セルにおいて、メモリセルアレイの構成を変更することによって、それぞれ前記電流経路中の抵抗値を決める直列接続のトランジスターの数(n)とビットコンタクト当たりのバンク選択線の本数(m)を削減する。 - 特許庁

To provide a semiconductor storage that can prevent the interference between adjacent bit lines when reading data from a memory cell and at the same time can speed up the speed for reading data and reduce power consumption.例文帳に追加

本発明は、メモリセルからのデータ読出し時に、隣接するビット線間の干渉を防止可能とし、同時にデータ読出し速度の高速化及び消費電力の削減を実現可能な半導体記憶装置を提供することを目的とする。 - 特許庁