「Bit lines」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

One electrode in each memory capacitor C in a memory cell MC is connected to one of plural bit lines BLi through a corresponding selection transistor T and the other electrode is connected to one of plate segments PLA, PLB, PLC and PLD.例文帳に追加

メモリセルＭＣにおける各メモリキャパシタＣの一方の電極は、対応する選択トランジスタＴを介して複数のビットラインＢＬｉのうちの１つと接続されており、他方の電極はプレートセグメントＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤの１つと接続されている。 - 特許庁

This nonvolatile memory is characterized in that a source potential of the selection cell transistor is controlled so as to be varied in accordance with distance between a circuit (10) generating program voltage applied to bit lines and a selection cell transistor to be programmed.例文帳に追加

不揮発性メモリにおいて，ビット線に印加されるプログラム電圧発生回路(10)とプログラム対象の選択セルトランジスタとの距離に応じて，当該選択セルトランジスタのソース電位を変更するよう制御することを特徴とする。 - 特許庁

When data of "Low" are stored in a first storage node ND1, as a transistor Tr2 is made an "on" state, electric charges are extracted from bit lines BL to a ground potential through transistors Tr1 to Tr3 in this order.例文帳に追加

第１の記憶ノードＮＤ１にＬｏｗのデータが記憶されている場合は、トランジスタＴｒ２はオン状態となるため、ビットラインＢＬからトランジスタＴｒ１〜Ｔｒ３をこの順に介して、接地電位に電荷が引き抜かれる。 - 特許庁

A complementary F/F is operated automatically, if a memory cell is selected with a word line WL, and the electric charge of the source capacitors Capp and Capn connected to a source terminal is discharged to a pair of bit lines BL and /BL to conduct sense operations.例文帳に追加

メモリセルをワード線ＷＬで選択すれば、相補型Ｆ／Ｆが自動的に作動し、ソース端子に接続されたソースキャパシタＣapp及びＣapnの電荷を１対のビット線ＢＬ、／ＢＬに放電するセンス動作を行うことができる。 - 特許庁

When voltage V1 or voltage V2<V1 is applied to both end parts of the selected word line(WL), cell voltage can be made ±(V1-V2)/2 at the maximum by adjusting all bit lines (BL, BL0, BL1, etc.), to voltage (V1+V2)/2.例文帳に追加

選ばれたワードライン（ＷＬ）の両方の端部に電圧Ｖ１又は電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）を電圧（Ｖ１＋Ｖ２）／２に調節することにより、セル電圧を最大で±（Ｖ１−Ｖ２）／２とする。 - 特許庁

To provide an SRAM device having a configuration for effectively detecting a product, which is small in noise margin and has possibility to cause a malfunction in a market, and the defective connection of one of a pair of read-out bit lines, and to provide a method for testing the SRAM device.例文帳に追加

ノイズマージンが小さく市場で誤動作をする可能性が高い物や、読み出しビット線対の片側の接続不良を有効に検出するための構成を有するＳＲＡＭ装置とそのテスト方法を提供する。 - 特許庁

The first step-down circuit 1a, to which an external power supply electric potential Vdd(ext.) supplied from an external power supply of 3.3 V is inputted, supplies an internal power supply electric potential Vdd(int.) stepped-down at 1.8 V to bit lines of the memory arrays 5.例文帳に追加

第１の降圧回路１ａは、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を入力し、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）をメモリアレイ５のビット線に供給する。 - 特許庁

In the case of encoding the kanji pattern by one line at a time, FBE compression encoding is applied to the vertical line segments, and a 1-bit code RLon or RLoff denoting whether or not a horizontal line segment exists is attached to the head of the vertical lines.例文帳に追加

漢字パターンを１ラインずつ符号化していくとき、垂直線分については、ＦＢＥ圧縮符号化を用いるものの、その先頭には水平線分が存在するか否かを示す１ビットの符号ＲＬｏｎ／ＲＬｏｆｆのいずれかを付加する。 - 特許庁

If the memory cell transistor is a conducting cell, after electric charges of corresponding bit lines BL0 to BLm are discharged, immediately, read operation and verify operation of a memory cell transistor selected by the word line WLr_i are started.例文帳に追加

もし、そのメモリセルトランジスタがコンダクティングセルの場合には、対応するビット線ＢＬ０〜ＢＬｍの電荷をディスチャージさせた後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。 - 特許庁

One of each pair of the four 4-bit binary light header signals is inputted in fiber loops 17 and 19, after passing through delay lines 13 and 14 and the other is inputted in fiber loops 18 and 20, after passing through optical attenuators 15 and 16.例文帳に追加

４個の４ビット２値光ヘッダ信号の対の各々は、一方が遅延線１３，１４を経た後にファイバループ１７，１９に入力され、他方が光減衰器１５，１６を経た後にファイバループ１８，２０に入力される。 - 特許庁

The nonvolatile memory element includes a lower electrode 12, an upper electrode 15, a recording layer 14 provided between the lower electrode 12 and the upper electrode 15 and including a phase change material, and bit lines 16 provided directly on the upper electrode 15.例文帳に追加

下部電極１２と、上部電極１５と、下部電極１２と上部電極１５との間に設けられ、相変化材料を含む記録層１４と、上部電極１５上に直接設けられたビット線１６とを備える。 - 特許庁

A plurality of grooves 105 for element separation are formed in the region between mutually adjacent bit lines 103, and the plurality of grooves 105 for element separation separate drain diffusion regions 106 of at least mutually adjacent memory cells.例文帳に追加

互いに隣接するビット線１０３間の領域に複数の素子分離用溝１０５を夫々形成し、その複数の素子分離用溝１０５により少なくとも互いに隣接するメモリセルのドレイン拡散領域１０６間を分離する。 - 特許庁

The digital data transmission part 2 transmits the digital data D through a first data line DAT0 alone by 1 bit each in a first transmission mode, while transmits them through all the data lines DAT0-3 by 4 bits each in a second transmission mode.例文帳に追加

ディジタルデータ通信部２はディジタルデータＤを、第一の通信モードでは第一のデータ線ＤＡＴ０のみを通し１ｂｉｔずつ伝送し、第二の通信モードでは全データ線ＤＡＴ０〜３を通し４ｂｉｔずつ伝送する。 - 特許庁

Data to be stored are stored in a pair of memory cells by complementary data and a pair of these memory cells are connected to a pair of bit lines BL and /BL connected to a common sense amplifier SA in response to the selection of a word line WL.例文帳に追加

記憶すべきデータを相補データで１対のメモリセルに記憶し、その１対のメモリセルが、ワード線WLの選択に応答して共通のセンスアンプSAに接続される１対のビット線BL、/BLに接続されるように構成することを特徴とする。 - 特許庁

In addition, low-concentration n-type impurity regions (extension region) 152 which become parts of the bit lines BL are formed on the substrate 10 by performing ion implantation by again using the regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

そして、再びＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入することにより、基板１０上にビット線ＢＬの一部となる低濃度Ｎ型不純物領域（エクステンション領域）１５２を形成する。 - 特許庁

The main surface of a semiconductor substrate 2 of the aspect ratio 1:2 is divided equally into nine regions of 3 lines and 3 columns, and 2^2N-2-bit subarray parts 3 of an aspect ration of 1:2 are arranged on each region other than the central region of the main surface of the substrate 2.例文帳に追加

アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域にアスペクト比が１：２で２^２Ｎ−２ビットのサブアレイ部３を配置する。 - 特許庁

A sense amplifier 17 includes PMOS cross-couples QP13, QP14, and transistors QP13, QP14 have sources connected to read bit lines RBL1, XRBL1 respectively, and drains connected to sense nodes s1, xs1.例文帳に追加

センスアンプ部１７はＰＭＯＳクロスカップルＱＰ１３，ＱＰ１４を備えており、トランジスタＱＰ１３，ＱＰ１４は、ソースにリードビット線ＲＢＬ１，ＸＲＢＬ１がそれぞれ接続されており、ドレインがセンスノードｓ１，ｘｓ１に接続されている。 - 特許庁

When an operation enable-signal CS is 'H', corresponding memory cells 11i,j in a memory block 10 are selected based on address signals A0-A3 decoded by a row decoder 20 and a column decoder 30, and connected to bit lines BLi, /BLi.例文帳に追加

動作可能信号ＣＳが“Ｈ”のときは、行デコーダ２０と列デコーダ３０で解読されたアドレス信号Ａ０〜Ａ３に基づいて、メモリブロック１０中の該当するメモリセル１１_ｉ，ｊが選択され、ビット線ＢＬｉ，／ＢＬｉに接続される。 - 特許庁

A method for programming the semiconductor memory device includes the steps of: charging at least one inhibit string channel connected to a program bit line among a plurality of bit lines and at least one channel among inhibit strings connected to an inhibit bit line, to a precharge voltage supplied to a common source line; and boosting the precharged channel by supplying a word line voltage to a plurality of cell strings.例文帳に追加

本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 - 特許庁

When data are written in either of memory cells selected commonly in one read-word-line RWL0, even if the read-word-line RE10 is activated, both levels of the read-bit lines are not reduced to a ground potential by the bit line load circuit 2, so that loads are relieved in both of discharge and charge operation of transistors in a memory cell.例文帳に追加

１つのリードワード線ＲＷＬ０で共通に選択されるメモリセルのうちの一方にデータが書込まれる場合、リードワード線ＲＷＬ０が活性化されてもリードビット線のレベルは、ビット線負荷回路２により、いずれも接地電位までは低下しないため、メモリセル中のトランジスタの放電および充電動作とも、その負荷が軽減される。 - 特許庁

The NOR flash memory device has a plurality of active regions 110 extending straight in parallel with a predetermined direction on a substrate; and a plurality of memory cells formed on the active regions, each of which is determined by a contact between a wordline chosen from a plurality of wordlines 130 and a bit line chosen from a plurality of bit lines 330.例文帳に追加

基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備えるＮＯＲ型フラッシュメモリ素子である。 - 特許庁

In the case of generating the simulation test bench of a digital LSI circuit with plural input signal lines, test patterns are generated for every input signal line (a step 10), the test patterns with the same input timing are connected by bit connection for at least two or more input lines and the test pattern file to which the data compression is performed is generated (a step 11).例文帳に追加

複数の入力信号線を持つデジタルＬＳＩ回路のシミュレーションテストベンチを生成する場合において、各入力信号線ごとにテストパターンを作成し（ステップ１０）、それらを少なくとも２本以上の入力信号線について、入力するタイミングが同じものをビット連接により接合し、データ圧縮したテストパターンファイルを生成する（ステップ１１）。 - 特許庁

The liquid crystal driver device and the liquid crystal display device are constituted so as to reduce the vertical size of an area occupied by gradations voltage signal lines by sharing redundant MOS transistors and wiring between adjoining gradation voltage signal lines, in decoding areas of higher order bits A, B except a lower order bit C in a decoder part 20 corresponding to a truth table.例文帳に追加

真理値表に対応するデコーダ部２０の最下位ビットＣを除く上位ビットＡ，Ｂのデコード領域において、隣接する階調電圧信号線の間の冗長なＭＯＳトランジスタ及び配線を共通化させた構成により、階調電圧信号線の占める領域の縦方向のサイズを縮小させる液晶ドライバ装置及び液晶表示装置。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁

A first secondary word line SWL1, a second secondary word line SWL2, and a third secondary word line SWL3 intersecting with first and second word lines WL1, WL2, that is, extending in parallel to each bit line BL1-BL3 are arranged.例文帳に追加

第１及び第２のワード線ＷＬ１、ＷＬ２と交差する、すなわち各ビット線ＢＬ１〜ＢＬ３と並行に延びる第１のセカンダリワード線ＳＷＬ１、第２のセカンダリワード線ＳＷＬ２及び第３のセカンダリワード線ＳＷＬ３が配置されている。 - 特許庁

Individual circuits 17h composed of 17a to 17d are provided for 10 lines, and the output data selecting part 17g sequentially and selectively reads bit string data for one line only from the output buffer memory 17c of a designated individual circuit 17h determined by the size of the dither matrix in a sub scanning direction.例文帳に追加

17a 〜17d からなる個別回路17h は、10ライン 分設けらており、出力データ 選択部17g が、ディザマトリクスの副走査方向のサイズ にて決まる指定の個別回路17h の出力バッファメモリ 17c のみから順に１ライン 分のビット 列データ を選択的に読み出す。 - 特許庁

In write operation for a memory cell transistor 10, write for the memory cell transistor 10 is performed by utilizing only capacity formed in a parasitic capacity 13 of the bit lines 12 and injecting electric charges filled in the capacity to a floating gate.例文帳に追加

メモリセルトランジスタ１０への書き込み動作において、ビット線１２の寄生容量１３で形成された容量のみを利用して、その容量に充填された電荷を、フローティングゲートに注入することにより、メモリセルトランジスタ１０への書き込みを実行する。 - 特許庁

The controller 100 activates simultaneously all block selecting signal generators in a bit line setup section and a recovery section of a program cycle, and sets respectively word lines of all memory blocks to arbitrary voltage (e.g. ground voltage, power source voltage, or intermediate voltage).例文帳に追加

コントローラはプログラムサイクルのビットラインセットアップ及びリカバリ区間で、全てのブロック選択信号発生器を同時に活性化させ、全てのメモリブロックのワードラインを任意の電圧（例えば、接地電圧、電源電圧、又は中間電圧）に各々設定する。 - 特許庁

To provide a synchronism measuring instrument that can measure skew between a plurality of data transmission lines without complicating an internal circuit by using a PN signal or a fixed pattern signal used for bit error detection in a conventional single data transmission line.例文帳に追加

本発明は、従来単一のデータ伝送路におけるビット誤り検出を行うＰＮ信号あるいは固定パターン信号を用いて複数のデータ伝送路間のスキュー測定を内部回路を複雑化させることなく測定することを可能とする。 - 特許庁

To realize a semiconductor memory of which area can be reduced more by reducing the number of transistors of a memory cell storing one data, and enabling an interval to be as short as possible between bit lines without causing failure of operation.例文帳に追加

一つのデータを記憶するメモリセルのトランジスタ数を削減し、動作の不具合を生じることなくビット線の間隔を可能な限り短くすることを可能にすることにより、小面積化を図ることができる半導体記憶装置を実現する。 - 特許庁

Meanwhile, a first rate conversion part 103 adds an ineffective signal, which increases the bit rate to allow intra-exchange transparent transmission, to an efficiently encoded voice signal from trunk lines, and a second rate conversion part 106 deletes this ineffective signal.例文帳に追加

一方、第１速度変換部１０３は、中継線からの高能率符号化音声信号にビットレートを増大させ交換機内透過伝送を可能とする無効信号を付加し第２速度変換部１０６がこの無効信号を削除する。 - 特許庁

When data of '001' is written in memory cells S1-S3 on the same word line WLn, a current is made to flow from one side of a word line WLn and bit lines BLn-1 to BLn+1 to the other side, and '0' is written in M cells S1-S3.例文帳に追加

同一のワード線ＷＬｎ上のメモリセルＳ１〜Ｓ３に’００１’のデータを書き込む場合、ワード線ＷＬｎ、およびビット線ＢＬｎ−１〜ＢＬｎ＋１の一方から他方にかけて電流を流し、メモリセルＳ１〜Ｓ３に’０’をそれぞれ書き込む。 - 特許庁

To provide a sensor apparatus for establishing a mutual communication with an ECU apparatus mainly, supplied with power through a pair of communication lines between the ECU, and enabling a bit lock detection for improving the accuracy of detection.例文帳に追加

ＥＣＵ装置と一対の通信線を介し、ＥＣＵ装置を主とする相互通信の構築及びセンサ装置への電力供給を可能とするセンサ装置であっても、検出精度を向上させたビット固着検出が可能なセンサ装置を提供する。 - 特許庁

And the column selecting section 27 selects one memory cell column in a first mode, and connects a bit line BL or BL# connected to one selecting memory cell and reference data lines DLr0, DLr1 connected to the dummy memory cells to a data read-out circuit 60.例文帳に追加

列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。 - 特許庁

To detect the dispersion variation of various optical fiber transmission lines, including its sign, without dithering the wavelength of a signal light or the dispersion of a variable dispersion equalizer, using other monitoring lights or extracting a clock, and not depending on the bit rate.例文帳に追加

信号光の波長や可変分散等化器の分散をディザリングしたり、他のモニタ光を用いたり、クロックを抽出することなく、またビットレートに依存せずに、様々な光ファイバ伝送路の分散変動を符号の変化を含めて検知する。 - 特許庁

The semiconductor memory device includes the sense amplifier, a plurality of memory cell arrays, a shared MOS transistor for connecting or disconnecting bit lines provided in the sense amplifier and the memory cell array, and a control circuit for controlling the operation of shared MOS transistor.例文帳に追加

半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。 - 特許庁

Since the read data buses RDB and /RDB can be disconnected from the path of the data read current by using the read gate RG, a voltage change in the bit lines BL and /BL is caused quickly to attain a high data read speed.例文帳に追加

リードゲートＲＧを用いることによって、読出データバスＲＤＢおよび／ＲＤＢをデータ読出電流の経路と切離すことができるので、ビット線ＢＬおよび／ＢＬにおける電圧変化を速やかに生じさせて、データ読出を高速化できる。 - 特許庁

Bit information in specific digits of the display data stored in the memory cells can be read by selectively supplying a potential to each of these plural pre-charge lines PC, and power consumption of the display driving device can be reduced.例文帳に追加

この複数のプリチャージ線ＰＣの各々に選択的に電位を供給することで、メモリセルに記憶された表示データの特定の位のビット情報を読み出すことができるようになり、表示駆動装置の低消費電力化が図れる。 - 特許庁

Cell blocks MCB0, MCB1 constituted by connecting in series plural memory cells MC in which a ferroelectric capacitor C and a cell transistor T are connected in parallel between terminals N1 and N2 is formed along a pair of bit lines BBL, BL.例文帳に追加

強誘電体キャパシタＣとセルトランジスタＴを並列接続してなるメモリセルＭＣを端子Ｎ１，Ｎ２の間に複数個直列接続して構成されたセルブロックＭＣＢ０，ＭＣＢ１が対をなすビット線ＢＢＬ，ＢＬに沿って形成される。 - 特許庁

By controlling the permission/prohibition of the disconnection operation, depending on the temperature in the semiconductor memory device MEM, it is possible to prevent the occurrence of noise in the bit lines BL and /BL due to an operation of the sense amplifier SA, and it is possible to prevent the influence to the access time.例文帳に追加

半導体記憶装置ＭＥＭの温度に応じて切り離し動作の実行／禁止を制御することで、センスアンプＳＡの動作に伴うビット線ＢＬ、／ＢＬのノイズの発生を防止でき、かつアクセス時間に影響することを防止できる。 - 特許庁

To prevent the cylinder bending at cell ends of a DRAW by heat treatment to avoid short-circuiting between capacitance parts and bit lines, and stop a stress causing the cylinder bending by a slit-like stopper to avoid the cylinder bending.例文帳に追加

熱処理により、ＤＲＡＭのセル端部のシリンダー曲がりの発生を防止することが出来、容量部とＢｉｔ線とのショートが避けられ、さらスリット状のストッパーがシリンダー曲がりを引き起こす応力を引き留め、シリンダー曲がりも防止できるようにする。 - 特許庁

Thus, no reading operation is conducted by a sense amplifier while conducting writing, transfer of writing data (GBLn) is started from a writing amplifier to bit lines (BL/BLB) at the same time (t0) of start of word line (WL) and data equivalent to one word line are written with a high speed.例文帳に追加

そこで、書き込みに当たって、センスアンプによる読み出し動作を行わず、ワード線（ＷＬ）の立ち上げと同時(t0)に、書き込みアンプからビット線（ＢＬ／ＢＬＢ）に書き込みデータの転送（ＧＢＬｎ）を開始して１ワード線分のデータを高速に書き込む。 - 特許庁

When a stress voltage (external VDL) is applied to bit lines BLTO, BLBO, BLTO', BLBO' with the elements to be protected as column switches TY1, TY2, a column selection line YSO connected to gates of the related column switches TY1, TY2 is set to a high level (VDD).例文帳に追加

保護すべき素子をカラムスイッチＴＹ１，ＴＹ２として、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ０’，ＢＬＢ０’にストレス電圧（外部ＶＤＬ）を与えられたとき、関連するカラムスイッチＴＹ１，ＴＹ２のゲートに接続されたカラム選択線ＹＳ０をハイレベル（ＶＤＤ）にする。 - 特許庁

This DRAM drives nodes N28, N29, namely, a pair of bit lines BL, /BL connected to a read-out column selection gate 23 by a power source voltage VDDS for array, and drives a read-out column selection line CSLR by a power source voltage VDDS for a peripheral circuit.例文帳に追加

このＤＲＡＭは、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択線ＣＳＬＲを周辺回路用電源電圧ＶＤＤで駆動する。 - 特許庁

A ROM device 1 is provided with: memory cells M00 to M1n from which data are read out depending on impedance between a terminal B connected to bit lines BL0, BL1 and a source terminal S; and source power supply line SL0, SL1 connected to the source terminal S.例文帳に追加

ＲＯＭ装置１は、ビットラインＢＬ０，ＢＬ１に接続される端子Ｂとソース端子Ｓとの間のインピーダンスに応じて、データが読み出されるメモリセルＭ００〜Ｍ１ｎと、ソース端子Ｓに接続されるソース電源ラインＳＬ０，ＳＬ１と、を備えている。 - 特許庁