「FLOATING GATE」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

The floating gate 3 is sandwiched in between the first and second projecting sections PR1, PR2, and at least has a part positioned at the side of the semiconductor substrate 1, as compared with both projecting sections PR1, PR2.例文帳に追加

フローティングゲート３は、第１突出部ＰＲ１と第２突出部ＰＲ２に挟まれており、それらより半導体基板１側に位置する部分を少なくとも有する。 - 特許庁

In the surface of the filler for isolation 31, an arrangement is made in such a manner that the end parts of the floating electrodes 5 that are adjacent in the gate width direction are separated from each other.例文帳に追加

分離用充填材３１の表面において、ゲート幅方向に隣接する浮遊電極５の端部のそれぞれが互いに離間するように配置される。 - 特許庁

To provide a floating body type derricking type gate equipment with an operating device capable of easily removing an obstruction, even when the opening- close obstruction by automatic operation is generated.例文帳に追加

自動作動による開閉障害が発生した場合でも容易に障害を排除することが可能な作動装置付浮体式起伏型ゲート設備を提供する。 - 特許庁

A second floating gate 19 is formed in a region between the third impurity region 7 and the fourth impurity region 8 in opposition to the regions with the first insulating film 10 interposed.例文帳に追加

第２フローティングゲート１９は、第３不純物領域７と第４不純物領域８との間の領域に、第１絶縁膜１０を挟んで対向している。 - 特許庁

A first floating gate 12 is formed in a region between the second impurity region 6 and the third impurity region 7 in opposition to the regions with the first insulating film interposed 10.例文帳に追加

第１フローティングゲート１２は、第２不純物領域６と第３不純物領域７との間の領域に、第１絶縁膜１０を挟んで対向している。 - 特許庁

Between an emitter 12 and a gate 13 of an IGBT 10, floating inductance 18 (an object having an inductance component) is connected between the emitter 12 and an emitter terminal 16.例文帳に追加

ＩＧＢＴ１０のエミッタ１２とゲート１３との間にて、エミッタ１２とエミッタ端子１６との間に浮遊インダクタンス１８（インダクタンス成分を有するもの）を接続する。 - 特許庁

With such a capacity coupling electrode, potential of the floating region is changed in the direction for attracting the signal charges during signal charge transfer period by the gate electrode.例文帳に追加

このような容量結合電極を備えるで、ゲート電極による信号電荷の移送期間に、フローティング領域の電位を信号電荷を誘引する方向に変化させる。 - 特許庁

A plurality of floating gates 7 are formed through a first gate insulation film 4 on the main plane of the semiconductor substrate 1 which consists of the non-volatile semiconductor memory device.例文帳に追加

不揮発性半導体記憶装置を構成する半導体基板１の主面上には第１ゲート絶縁膜４を介して複数の浮遊ゲート７が形成されている。 - 特許庁

A floating gate electrode film 109 extends in a second direction and is formed on a first principal surface of the channel semiconductor film 111 via a tunnel dielectric film 110.例文帳に追加

フローティングゲート電極膜１０９は、第２の方向に延在し、トンネル誘電体膜１１０を介してチャネル半導体膜１１１の第１の主面上に形成される。 - 特許庁

A first insulation film 35 and a floating gate electrode 36 are so formed in order as to cover the semiconductor layer.例文帳に追加

半導体層を覆って第１の絶縁膜３５とフローティングゲート電極３６とを順に形成し、フローティングゲート電極３６を覆って第２の絶縁膜３７を形成する。 - 特許庁

Side wall of the trench intersects the surface of the substrate at an acute angle to form a sharp edge facing the floating gate in the direction opposite to the direction of the lateral projection.例文帳に追加

トレンチの側壁は、基板表面と鋭角で交わり、浮動ゲートに向き、側方突出部の方向とは反対の方向に向いている鋭いエッジを形成している。 - 特許庁

The erasure voltage is reduced by using as a material of the floating gate electrode, titanium nitride whose work function is not much higher than that of a semiconductor substrate.例文帳に追加

浮遊ゲート電極材料には、半導体基板よりも仕事関数があまり大きくならない窒化チタンとすることにより、消去電圧低減を図ったものである。 - 特許庁

By applying relatively large positive bias to the drain diffused layer 2 side, hot electrons generated in a channel region on the drain diffused layer 2 side are injected into a floating gate 5.例文帳に追加

ドレイン拡散層２側に比較的大きな正バイアスを与えることにより、ドレイン拡散層２側のチャネル領域で発生したホットエレクトロンを浮遊ゲート５に注入する。 - 特許庁

A p-type impurity region is positioned on the surface of the active region on the semiconductor substrate 1 sandwiched between the floating gate electrodes FG_2, FG_1.例文帳に追加

フローティングゲート電極ＦＧ_2とフローティングゲート電極ＦＧ_1とに挟まれる半導体基板１の活性領域の表面には、ｐ型の不純物領域が位置している。 - 特許庁

In this memory device, capacitance between floating gate electrodes FG is lowered for a reduction in capacitance between memory cells, and this reduces mutual interference between the memory cells.例文帳に追加

これにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができ、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。 - 特許庁

A silicon nitride film 6a is formed on the upper surface of a floating gate electrode layer 5 of a memory cell MC, and is 5 nm thick or thicker.例文帳に追加

メモリセルＭＣのフローティングゲート電極層５の上面にシリコン窒化膜６ａが接して形成されており、このシリコン窒化膜６ａは５ｎｍ以上の膜厚を有している。 - 特許庁

Injection/emission of electrons to a floating gate electrode from an buried impurities diffused area formed on a surface section of a silicon substrate is performed through a tunnel oxide film.例文帳に追加

シリコン基板の表層部に形成した埋込不純物拡散領域からトンネル酸化膜を介してフローティングゲート電極に電子の注入・放出が行われる。 - 特許庁

To provide a semiconductor device which is controlled in fluctuation of film thickness of a floating gate insulating film and is reduced in leak current thereof, and also to provide manufacturing method thereof.例文帳に追加

フローティングゲート絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置と、その製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor storage device and a manufacture thereof, that has an improved charge holding property in charge storage layers, which store data such as a floating gate, etc.例文帳に追加

フローティングゲートなどのデータを記憶する電荷蓄積層中に電荷を保持する能力を高められた半導体不揮発性記憶装置とその製造方法を提供する。 - 特許庁

To compensate for reduction of charges due to the movement to the trap site of a tunnel oxide film from the floating gate in a data memory means for storing data through accumulation of charges.例文帳に追加

電荷の蓄積によりデータを記憶するデータメモリ手段において、フローティングゲートからトンネル酸化膜のトラップサイトへの移動による電荷の減少を補償する。 - 特許庁

To provide a semiconductor device which is provided with a recess effective for increasing the capacity of a floating gate or a memory cell capacitor, and a method of optimally manufacturing the same.例文帳に追加

浮遊ゲートあるいはメモリセルキャパシタの容量の増加に効果的な凹部を備えた半導体装置と、この半導体装置の最適な製造方法を提供する。 - 特許庁

Nextly, the potential becomes the H level after a pulse is input to a signal inputting unit (In), and gate potential of a TFT 102 rises up to a level (VDD-VthN) and becomes a floating state.例文帳に追加

次に、信号入力部(Ｉｎ)にパルスが入力されてＨレベルとなり、ＴＦＴ１０２のゲート電位は(ＶＤＤ−ＶｔｈＮ)まで上昇し、浮遊状態となる。 - 特許庁

A semiconductor film having a channel forming region and a floating gate provided on the channel forming region of the semiconductor film through an insulating film are formed, the floating gate is provided by a material whose work function is different from the semiconductor film, and by introducing impurity elements to the channel forming region, a writing voltage and an erasing voltage is made roughly the same.例文帳に追加

チャネル形成領域を具備する半導体膜と、半導体膜のチャネル形成領域上に絶縁膜を介して設けられた浮遊ゲートとを形成し、浮遊ゲートを半導体膜と仕事関数が異なる材料で設け、チャネル形成領域に不純物元素を導入することによって、書き込み電圧と消去電圧を概略同一とする。 - 特許庁

A programmable ROM block 20 provided in the integrated circuit device 10 has a memory cell MC in which a floating gate FG shared in each of gates of a writing/reading transistor 220 and an erasing transistor 230 is a single layer gate structure opposite to a control gate CG consisting of an impurity layer NCU via an insulation layer.例文帳に追加

集積回路装置１０に設けられたプログラマブルＲＯＭブロック２０は、書き込み／読み出しトランジスタ２２０及び消去トランジスタ２３０の各ゲートに共用されるフローティングゲートＦＧが、不純物層ＮＣＵより成るコントロールゲートＣＧと絶縁層を介して対向した単層ゲート構造であるメモリセルＭＣを有する。 - 特許庁

More specifically, each floating gate 5, 6 of each memory cell 1 has a profile descending gently from the select gate electrode 11 side (channel region 4 side) toward the source-drain region 3, where the select gate electrode 11 side (channel region 4 side) is higher than the source/ drain region 3 side.例文帳に追加

つまり、当該各メモリセル１の各浮遊ゲート電極５，６の形状は、選択ゲート電極１１側（チャネル領域４側）からソース・ドレイン領域３側に向けて緩やかに傾斜下降し、選択ゲート電極１１側（チャネル領域４側）の高さの方がソース・ドレイン領域３側よりも高くなっている。 - 特許庁

A pixel unit 1 is structured with a non-volatile memory transistor MT formed in a p-type well 12 of a silicon substrate 10 to include a floating gate 14 and a control gate 16 and selection gate transistors ST1, ST2 formed in both sides of each memory transistor MT through common use of such memory transistor MT and diffusion layer 17.例文帳に追加

画素ユニット１は、シリコン基板１０のｐ型ウェル１２に形成された、浮遊ゲート１４と制御ゲート１６を持つ不揮発性メモリトランジスタＭＴと、このメモリトランジスタＭＴと拡散層１７を共有して各メモリトランジスタＭＴの両側に形成された選択ゲートトランジスタＳＴ１，ＳＴ２とから構成される。 - 特許庁

A guard ring structure having the same structures as the trench 5, the channel layer 6, and the second gate layer 7, is formed at the periphery of a cell having the trench 5 formed therein, and members 3a, 3b, 3c, 32 and 42 in the structure corresponding to the first gate layer 3 and the second gate layer 7 are in electrical floating states.例文帳に追加

トレンチ５を形成したセル部の外周部において、セル部でのトレンチ５、チャネル層６、第２のゲート層７と同様な構造を有するガードリング構造体が形成され、かつ、この構造体での第１のゲート層３および第２のゲート層７に対応する部材３ａ，３ｂ，３ｃ，３２，４２は電気的にフローティング状態となっている。 - 特許庁

In the nonvolatile semiconductor memory device, a floating gate 8 is formed on a semiconductor substrate 4 through a gate insulating film 12, and has a first portion 8a contacting the gate insulating film 12 and a second portion 8 extending upwardly from a part of a surface of the first portion 8a.例文帳に追加

ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。 - 特許庁

An RFID tag includes an antenna, an RF interface coupled with the antenna and a non-volatile memory including a plurality of memory cells, at least one of the memory cells including a floating gate, a control gate and a dielectric therebetween.例文帳に追加

ＲＦＩＤタグは、アンテナ、該アンテナと結合されたＲＦインタフェース、及び非揮発性メモリを具え、該非揮発性メモリは複数のメモリセルを具え、該メモリセルの少なくとも一つがフローティングゲート、コントロールゲート、及びこの両者間に設置された誘電質を具えている。 - 特許庁

To provide a manufacturing method of a nonvolatile semiconductor storage device, capable of improving film quality of a tunnel insulating film in a structure in which respective layers of a control gate electrode, an insulating film between gates, a floating gate electrode, and the tunnel insulating film are formed one by one from the bottom.例文帳に追加

下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。 - 特許庁

The memory cell array of the non-volatile semiconductor memory comprises a plurality of gate electrodes arranged in rows, bit lines D1, D2, D3, and D4 and source lines S1, S2, S3, and S4 which are arranged in columns, and memory cells having a floating gate.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、行方向に配置された複数のゲート電極と、列方向に配置されたビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４とソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４と、フローティングゲートを有するメモリセルとを備えている。 - 特許庁

This memory is a non-volatile memory having first and second source/drain area SD1, SD2 on the surface of a semiconductor substrate, and a non-conductive trap gate TG and a conductive floating gate CG on a channel area between SD1 and SD2 through an insulating film.例文帳に追加

半導体基板の表面に、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２と、その間のチャネル領域上に、絶縁膜を介して非導電性のトラップゲートＴＧと導電性のフローティングゲートＣＧとを有する不揮発性メモリである。 - 特許庁

The end of the first semiconductor region 14 is positioned closer to the floating diffusion layer 25 than the end of a gate electrode 20 of the transfer transistor, and the end of the second semiconductor region 15 is positioned at substantially identical position of the end of the gate electrode 20 of the transfer transistor.例文帳に追加

第１の半導体領域１４の端部は、転送トランジスタのゲート電極２０の端部よりも浮遊拡散層２５側に位置し、第２の半導体領域１５の端部は、転送トランジスタのゲート電極２０の端部と略同じ位置である。 - 特許庁

To provide a method of manufacturing a reliable non-volatile semiconductor memory which has a more pointed end part of a floating gate which is beneficial for electric charge emission in a split gate-type flash memory cell and enables to increase the number of rewriting.例文帳に追加

スプリットゲート型のフラッシュメモリセルにおける電荷放出に有利なより尖鋭化したフローティングゲート端部を有し、書き換え可能回数をいっそう向上させる高信頼性の不揮発性半導体記憶装置の製造方法を提供する。 - 特許庁

The conductive charge storage layer is a first gate electrode layer GE1 having floating potential, and is formed on a principal plane of a semiconductor substrate SUB sandwiched between a pair of source/drain regions SD via a first gate insulation layer GI1.例文帳に追加

導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。 - 特許庁

The gate electrode 31 is formed in a trench 33 located in a main operation area 51 of a semiconductor substrate 50, and a gate electrode 31 and a non-conductive floating electrode 32 are formed in a trench 34 located the subsidiary operation area 52 the semiconductor substrate 50.例文帳に追加

半導体基板５０の主動作領域５１にあるトレンチ３３にゲート電極３１を形成し、半導体基板５０の副動作領域５２にあるトレンチ３４にゲート電極３１と非導通のフローティング電極３２を形成する。 - 特許庁

Related to a semiconductor substrate 11, an n-type source region 16 and an n-type drain region 17 are formed beside a floating gate electrode 13 and a control gate electrode 15 formed above it through a capacity insulating film 14.例文帳に追加

半導体基板１１における、浮遊ゲート電極１３及びその上に容量絶縁膜１４を介して形成された制御ゲート電極１５の側方には、ｎ型のソース領域１６とｎ型のドレイン領域１７とが形成されている。 - 特許庁

A tunnel insulation film 10 is made thin on the side of the protrusions 5d of the floating gate electrode 5, and protrusions 6d are formed at the parts of the control gate electrode 6 facing the protrusions 5d via the tunnel insulation film 10.例文帳に追加

浮遊ゲート電極５の突起部５ｄの側方に位置するトンネル絶縁膜１０の膜厚は薄くなっており、その薄いトンネル絶縁膜１０を介して突起部５ｄと対向する制御ゲート電極６の部分にも突起部６ｄが形成される。 - 特許庁

A prescribed potential difference is produced between the drain region 4 and the source region 3, by which electrons are moved from the control gate electrode 7 to the N-type impurity region 9 and furthermore accelerated to be injected into the floating gate electrode 11.例文帳に追加

そして、ドレイン領域４とソース領域３との間に所定の電位差を設けることにより、制御ゲート電極７からｎ型不純物領域９へ電子を移動させ、更にこの電子を加速して浮遊ゲート電極１１に注入する。 - 特許庁

Consequently, even in the case where the EEPROM is provided with a film not allowing transmission of UV rays like a WSi_2 film 6 on the front surface of the control gate 5, the charges of the floating gate 4 can be kept in the equilibrium state with irradiation of UV rays.例文帳に追加

これにより、ＥＥＰＲＯＭが、コントロールゲート５の表面上に、ＷＳｉ_２膜６のような紫外線を透過しない膜を備える場合であっても、紫外線照射により、フローティングゲート４の電荷を平衡状態にすることができる。 - 特許庁

Then, sidewall surfaces 14 are created cut on each element separating film 2, vertically or inclined with respect to the surface of the silicon substrate 4, and each floating gate electrode 8 is formed only on the sidewall surfaces 14 and the portion of the tunnel gate oxide film 6 sandwiched between the sidewall surfaces 14.例文帳に追加

そして、シリコン基板４の表面に対して垂直乃至斜めとなる側壁面１４が素子分離膜２に削成され、側壁面１４及び側壁面１４によって挟まれた部分にのみ浮遊ゲート電極８が形成されている。 - 特許庁

To provide a nonvolatile semiconductor memory device such as a NOR type flash memory and the like which can suppress a depletion of a control gate electrode between floating gate electrodes drastically and contains a multi-value type in which a read error is difficult to occur, and its manufacturing method.例文帳に追加

浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

In the pulse output circuit provided on the shift register, electric potential is supplied periodically to the gate electrode on the transistor that is in a floating state, such that the gate electrode is turned on during the non-selective phase, when pulse is not being output.例文帳に追加

シフトレジスタに設けられたパルス出力回路において、パルスの出力が行われない非選択期間にゲート電極がオンするように浮遊状態となっているトランジスタのゲート電極に定期的に電位を供給することを特徴としている。 - 特許庁

To provide a semiconductor storage device which improves an integration degree by reducing an influence of a back bias effect, in which a ratio of capacities of a floating gate to a control gate is further increased without increasing an occupying area and an unevenness of characteristics due to a manufacturing process is suppressed.例文帳に追加

バックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより増大させ、製造プロセス起因の特性ばらつきのない半導体記憶装置。 - 特許庁

A gate voltage output means performs a reproducing drive while making an electric field emitting part to be in an electron emitting state by applying a bias voltage to a gate electrode in the period of one part of a period when the anode electrode is in this floating state.例文帳に追加

ゲート電圧出力手段は、アノード電極がこのフローティング状態にある期間の一部の期間において、ゲート電極にバイアス電圧を印加することにより、電界放出部を電子放出状態として、再生駆動を行う。 - 特許庁