「Layout-Design」に関連した英語例文の一覧と使い方(7ページ目)

メモリやアナログなどのカスタムコアのレイアウト設計では、人手によるレイアウト設計が多く、レイアウト設計中に電流情報の認識が困難であり、またエレクトロマイグレーションに関するルールがプロセスの微細化により複雑化するため、エレクトロマイグレーションを守ったレイアウト設計がより困難となり、レイアウト設計後の修正工数が大きい。 - 特許庁

To enable a user to perform fine correction to a layout without damaging the design property of existing layout by a document edition device equipped with an image layout function.例文帳に追加

画像レイアウト機能を備えた文書編集装置で、既存のレイアウトの持つデザイン性を損なうことなく、ユーザがレイアウトに対して微修正を施すことを可能とする。 - 特許庁

To provide the layout method of a semiconductor integrated circuit for easily correcting layout according to the change in circuits even after the design of the layout is completed.例文帳に追加

レイアウト設計終了後であっても、回路変更に応じてレイアウト修正を容易に行うことができる半導体集積回路のレイアウト方法を提供する。 - 特許庁

例文

To automatically design a layout capable of reducing clock skew between layout blocks to a minimum in the case of designing a hierarchical layout having plural blocks.例文帳に追加

複数のブロックを有する階層レイアウトの設計するあたり、レイアウトブロック間のクロック・スキューができるだけ小さくなるようなレイアウトの設計を自動化しておこなう。 - 特許庁

例文

Further, when the layout design terminal 102 inputs a layout processing result 313, a final output data preparing part 307 prepares the final layout data 314.例文帳に追加

また、レイアウト設計端末１０２からレイアウト処理結果３１３が入力された場合、最終レイアウトデータ作成部３０７により、最終レイアウトデータ３１４を作成する。 - 特許庁

In the automatic layout and wiring design method, a transition coefficient (signal transition coefficient) regulating operations of a signal between cells is found from logic design verification data created by a logic circuit design apparatus 200, and layout design is performed with the signal transition coefficient as an evaluation reference.例文帳に追加

論理回路設計装置２００で作成されたロジック設計時の検証データから、各セル間の信号の動作を規定する遷移係数（信号遷移係数）を求め、この信号遷移係数を評価基準としてレイアウト設計を行う。 - 特許庁

To enhance flexibility in layout design, to accomplish reduction of cost and to ensure smooth motion.例文帳に追加

レイアウト設計の自由度を向上させコストの削減を図り、スムーズな動きを確保する。 - 特許庁

To provide a semiconductor integrated circuit and its layout design method, capable of performing a layout design with a small workload even when an FF group to which clock gating is not carried out and another FF group to which clock gating is carried out exist at once at performing the layout design of the semiconductor integrated circuit.例文帳に追加

半導体集積回路のレイアウトに際し、クロックゲーティングされたＦＦ群とクロックゲーティングされないＦＦ群が混在した場合においても、少ない処理量でレイアウトすることができる半導体集積回路およびそのレイアウト方法を提供する。 - 特許庁

119.4. Rights Conferred to the Owner of a Layout-Design Registration. - The owner of a layout-design registration shall enjoy the following rights: (1) to reproduce, whether by incorporation in an integrated circuit or otherwise, the registered layout-design in its entirety or any part thereof, except the act of reproducing any part that does not comply with the requirement of originality; and (2) to sell or otherwise distribute for commercial purposes the registered layout design, an article or an integrated circuit in which the registered layout-design is incorporated.例文帳に追加

119.4回路配置登録者に付与する権利 -回路配置登録の権利者は次の権利を享有する。 (1)集積回路，又は登録回路配置の全部又は一部を利用するために複製する行為。ただし，独創性の要件を満たさない部分の複製はこの限りではない。 (2)商業上目的のために，登録回路配置，又は登録回路配置を含んだ物または集積回路を販売又は配布する行為 - 特許庁

To improve the degree of freedom of seat layout design by reducing time and labor in the manufacturing process.例文帳に追加

製造工程の軽減を図り、設計の座席レイアウトの自由度の向上を図る。 - 特許庁

An end portion of a pattern of an object is detected from design layout information (step S11).例文帳に追加

設計レイアウト情報から、対象物のパターンの端部を検出する（ステップＳ１１）。 - 特許庁

Imaging recipes of the length-measuring SEM and the AFM are generated automatically by using design layout data.例文帳に追加

設計レイアウトデータを用い，測長ＳＥＭとＡＦＭの撮像レシピを自動作成する。 - 特許庁

To improve timing convergence in a layout design of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のレイアウト設計におけるタイミング収束性を向上させること。 - 特許庁

To provide a method for designing a semiconductor device, the method achieving an optimum layout design.例文帳に追加

最適なレイアウト設計を実現可能な半導体装置の設計方法を提供する。 - 特許庁

To provide a circuit design support device which designs pin layout in consideration of external timing.例文帳に追加

外部タイミングを考慮したピン配置設計を行う回路設計支援装置を提供する。 - 特許庁

Chapter Two Conditions and Provisions for Filing an Application for Certificate of a Layout Design of an Integrated Circuit例文帳に追加

第2 章　集積回路の配置設計証明書出願に係る条件及び規定 - 特許庁

To enable automatic design of a wiring layout exhibiting a strong resistance to an external stress.例文帳に追加

外部から受けるストレスに対して強い耐性を示す配線のレイアウトを自動設計する。 - 特許庁

To achieve flexible layout design while maintaining an electromagnetic shield in a multilayer substrate.例文帳に追加

多層基板内における電磁シールドを維持しつつ、柔軟なレイアウト設計を実現する。 - 特許庁

To provide a method for pattern layout for a liquid crystal display device with increased design efficiency.例文帳に追加

設計効率を向上した液晶表示装置用パターンレイアウト方法を提供する。 - 特許庁

(3) The term "exploitation" in relation to layout-design as used in this Act means any of the following acts: 例文帳に追加

３　この法律において回路配置について「利用」とは、次に掲げる行為をいう。 - 日本法令外国語訳データベースシステム

(iv) the name and domicile or residence of the person who has created the layout-design; and 例文帳に追加

四　回路配置の創作をした者の氏名又は名称及び住所又は居所 - 日本法令外国語訳データベースシステム

(2) The duration of a layout-design exploitation right shall end ten years after the date on which a registration of establishment is made. 例文帳に追加

２　回路配置利用権の存続期間は、設定登録の日から十年とする。 - 日本法令外国語訳データベースシステム

Article 13 No holder of a layout-design exploitation right, holder of an exclusive exploitation right or holder of a non-exclusive exploitation right may exploit the registered layout-design in the course of trade, when such exploitation of the registered layout-design falls under the working of another person's patented invention or registered utility model. 例文帳に追加

第十三条　回路配置利用権者、専用利用権者又は通常利用権者は、その登録回路配置の利用が他人の特許発明又は登録実用新案の実施に当たるときは、業としてその登録回路配置を利用することができない。 - 日本法令外国語訳データベースシステム

In Article 11, paragraph (1), the term ", layout-design exploitation right" shall be added after the term "trademark right." 例文帳に追加

第十一条第一項中「商標権」の下に「、回路配置利用権」を加える。 - 日本法令外国語訳データベースシステム

Transitional Measures upon Partial Revision of the Act on Layout-Design of Semiconductor Integrated Circuits 例文帳に追加

半導体集積回路の回路配置に関する法律の一部改正に伴う経過措置 - 日本法令外国語訳データベースシステム

STANDARD CELL LAYOUT, STANDARD CELL LIBRARY, SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS DESIGN METHOD例文帳に追加

スタンダードセルレイアウト、スタンダードセルライブラリ並びに半導体集積回路及びその設計方法 - 特許庁

To speed-up design verification of semiconductor layout data by improving efficiency of pattern matching.例文帳に追加

パターンマッチングの効率化を図り、半導体レイアウトデータの設計検証を高速化する。 - 特許庁

LAYOUT VERIFICATION METHOD AND DESIGN METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE USING THE SAME例文帳に追加

レイアウト検証方法およびこれを用いた半導体集積回路装置の設計方法 - 特許庁

To facilitate timing convergence in hierarchical layout design of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の階層レイアウト設計において、タイミング収束を容易化すること。 - 特許庁

METHOD AND SYSTEM FOR SUPPORTING LAYOUT DESIGN FOR APPARATUS OF BUILDING EQUIPMENT例文帳に追加

建築設備機器配置設計支援方法および建築設備機器配置設計支援システム - 特許庁

A tendency of inducing wiring failures in a design layout pattern of a semiconductor device by lithography and processing is quantified as a score; whether the design layout pattern is good or not is discriminated by the score; and if the pattern is discriminated as good, a transfer layout pattern transferred from the design layout pattern is formed on a semiconductor substrate.例文帳に追加

リソグラフィとプロセスによる半導体装置の設計レイアウトパターンでの配線不良の発生しやすさをスコアとして定量化し、このスコアに基づいて設計レイアウトパターンの良否を判定し、この良否の判定が良であれば設計レイアウトパターンを転写した転写レイアウトパターンを半導体基板上に形成する。 - 特許庁

A specification generation device 10 of a variable print system 1 registers specification information 61 including data layout design data 62, layout design data 63, text processing design data 64, and item information data 65 in a database 60.例文帳に追加

バリアブルプリントシステム１の設計書作成装置１０は、データレイアウト設計データ６２、レイアウト設計データ６３、テキスト処理設計データ６４、品目情報データ６５を有する設計書情報６１をデータベース６０に登録する。 - 特許庁

118.5. Registration of a layout-design shall be valid for a period often (10) years, without renewal, and such validity to be counted from the date of commencement of the protection accorded to the layout-design. The protection of a layout-design under this Act shall commence: a) on the date of the first commercial exploitation, anywhere in the world, of the layout-design by or with the consent of the right holder: Provided, That an application for registration is filed with the Intellectual Property Office within two (2) years from such date of first commercial exploitation; or b) on the filing date accorded to the application for the registration of the layout-design if the layout-design has not been previously exploited commercially anywhere in the world."例文帳に追加

118.5回路配置登録の有効期間は10年であり，更新はなく，有効期間は，当該回路配置が保護を受ける日から起算する。本法にいう回路配置の保護は，次の期日から開始する。 (a)初回の商業的利用の日から2年以内に知的財産庁に登録を出願する場合は，権利者または権利者の同意により世界の何れかの地においてはじめて商業的利用が開始された日。または， (b)世界の何れの地においても商業的に利用されていない場合は，回路配置の登録の出願日。 - 特許庁

A layout verification device comprises a voltage setting part 20 for setting the layout voltage of each of plural conductive layers contained layout data of a semiconductor device, and a verifying part 30 for verifying, based on a design rule, the layout data in which the layout voltage has been set.例文帳に追加