「M3 Line」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The 1st TFT M1 and the 3rd TFT M3 use the scanning signal line Gn+1 as their gate electrode.例文帳に追加

第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３は走査信号線Ｇｎ＋１をそのゲート電極としている。 - 特許庁

A second sense transistor M3 is connected in series to the first sense transistor, and has its gate connected to a read word line Wr.例文帳に追加

第２センストランジスタＭ３は、第１センストランジスタと直列に接続され、ゲートを読み出しワード線Ｗｒと接続される。 - 特許庁

An equalizing circuit 8 has N channel MOS transistors M3, M4, M5 for setting the prescribed pre-charge voltage to a data line.例文帳に追加

イコライズ回路８は、データ線を所定のプリチャージ電圧に設定するためのＮチャネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５を有する。 - 特許庁

The ceiling part 80 is torn from the first point A along a break line M (M1+M2+M3) after tearing and opening the unsealing flap 11.例文帳に追加

天井部８０は、開封フラップ１１を破り開けた後、第１ポイントＡから、破断線Ｍ（Ｍ１＋Ｍ２＋Ｍ３）に沿って破り取られる。 - 特許庁

The pixel circuit 1 has a drive transistor M3 injecting the current into the EL elements, and capacity elements C1 connected between control elements of the drive transistor M3 and the first main conductive terminal, is connected to the signal line in a selection period, and is disconnected from the signal line in a nonselection period.例文帳に追加

画素回路１は、ＥＬ素子への電流注入が可能な駆動トランジスタＭ３と、Ｍ３の制御端子及び第１主導通端子間に接続される容量素子Ｃ１とを有し、選択期間に信号線と接続し、非選択期間に信号線とを遮断する。 - 特許庁

This interline rod where the spiral line guide G is disposed in a fiber-reinforced resin rod pipe 10 has dents K, K' on front and rear side faces M1, M2, M3; M1', M2', M3' at height positions of ≥1/2 of a guide height H in the cross-sectional shape of the spiral line guide.例文帳に追加

繊維強化樹脂製竿管１０の内部に螺旋状釣糸ガイドＧの設けられた中通し釣竿であって、前記螺旋状釣糸ガイドの横断面形状において、前後の側面Ｍ１，Ｍ２，Ｍ３；Ｍ１’，Ｍ２’，Ｍ３’は、竿管内面から該ガイド高さＨの１／２以上の高さ位置において窪み部Ｋ；Ｋ’を有するよう構成する。 - 特許庁

According to the electric charge supplied on the bit line BL by the output transistor M1, reduction speed of the bit line voltage by the driver transistor M6 is varied, and transmission of the bit line BL voltage to the sense amplifier SA by the transmission transistor M3 is controlled.例文帳に追加

出力トランジスタＭ１によるビット線ＢＬへの電荷供給の有無に応じて、ドライバトランジスタＭ６によるビット線電圧の低下速度を変化させ、転送トランジスタＭ３によるセンスアンプＳＡへのビット線ＢＬ電圧の転送を制御する。 - 特許庁

A modify region M3 is formed in the wafer 11, and a crack a3 is generated from the modify region M3 to extend in a direction parallel with the thickness direction of the wafer 11 but inclining against a plane including the line 5 such that the crack a3 is coupled with the crack b2.例文帳に追加

ウェハ１１の内部に改質領域Ｍ３を形成し、割れｂ２と連結するように、ウェハ１１の厚さ方向に平行であり且つライン５を含む面に対して傾斜する方向に延びる割れａ３を改質領域Ｍ３から発生させる。 - 特許庁

Then a transistor M3 and a transistor M5 are turned off to cut off the data current supplied from the data line Dm to the gate of the transistor M1 and the gate of the transistor M2.例文帳に追加

次に，トランジスタＭ３とトランジスタＭ５がオフし，データ線ＤｍからトランジスタＭ１のゲートとトランジスタＭ２のゲートに供給されていたデータ電流が遮断される。 - 特許庁

Output signal lines of word line drivers in the second word line driver region WD2 are electrically connected to word lines WL on the memory cell array CA through third metal wirings M3 formed so as to cross the address signal line region RA.例文帳に追加

そして、第２のワード線ドライバ領域ＷＤ２におけるワード線ドライバの出力信号線は、アドレス信号線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を介して、メモリセルアレイＣＡ上のワード線ＷＬと電気的に接続されている。 - 特許庁

A non-volatile ferroelectric latch 20 is provided with sense amplifiers m0, m1, m2, and m3 having at least one input/output connected with a bit line node cb1, a ferroelectric storage capacitor z0 connected between a plate line node plbl and a bit line node cbl, and a load element z1 connected with the bit line node cbl.例文帳に追加

不揮発性強誘電性ラッチ２０は、ビット線ノードcblに結合された少なくとも１つの入力／出力を有するセンス増幅器ｍ０、ｍ１、ｍ２、ｍ３と、プレート線ノードplblとビット線ノードcblとの間に結合された強誘電性記憶キャパシタｚ０と、ビット線ノードcblに結合された負荷素子ｚ１と、を含む。 - 特許庁

An accident detection device 4 is connected to measuring points M1, M2, M3 on the terminal of a distribution line 2, and a capacitor 11 is connected between each line and the ground, and a current flowing in the capacitor 11 is measured by a current sensor 12 (601).例文帳に追加

配電線２の末端の測定点Ｍ１、Ｍ２およびＭ３に事故検出装置４を接続し、各線と大地間にコンデンサ１１を接続し、電流センサ１２でコンデンサ１１に流れる電流を測定する（６０１）。 - 特許庁

The output terminal is connected to the ground voltage GND line through a resistance element 23 and a transistor M3 becoming turned on to the high current mode, or through resistance elements 24, 25.例文帳に追加

この出力端子は、抵抗素子２３及び高電流モードにオンとなるトランジスタＭ３を介して、又は抵抗素子２４，２５を介して、接地電圧ＧＮＤラインに接続される。 - 特許庁

An inner layer strip line SL5 is formed on the metal layer M5 of a fifth layer, while a pair of opposing GND patterns G3, G7 are formed in the metal layer M3 of a third layer and the metal layer M7 of a seventh layer in a configuration of pinching the inner layer strip line SL5.例文帳に追加

第５層の金属層Ｍ5に内層ストリップラインＳＬ5が形成され、第３層の金属層Ｍ3と第７層の金属層Ｍ7には、内層ストリップラインＳＬ5を挟み込む態様で相対向する一対のＧＮＤパターンＧ3、Ｇ7が形成されている。 - 特許庁

On the third metal layer M3 of the metal laminate at the middle point of the polysilicon layer PL, a via contact part is formed with a power source line 9 composed of a fourth metal layer and formed in contact with the via contact part.例文帳に追加

ポリシリコン層ＰＬの中間点上のメタル積層部の第３メタル層Ｍ３上にビアコンタクト部が形成され、第４メタル層からなる電源線９がこのビアコンタクト部に接して形成される。 - 特許庁

When the decompression processing of the block by one line in the horizontal direction is finished, the coded data of the color difference components U, V are read again on the basis of the address information stored in the start address memory M3.例文帳に追加

水平方向１ライン分のブロックの伸長処理が終了すると、開始位置用メモリＭ３に格納された位置情報に基づいて、色差成分Ｕ，Ｖの符号化データを再度読み出す。 - 特許庁

D flip-flops M1, M1, M2, and M3 are connected in a line so that data is sequentially transferred while delay parts 32, 34, and 36 are connected to clock signal input ends of the M0, M1, and M2, respectively.例文帳に追加

ＤフリップフロップＭ０，Ｍ１，Ｍ２，Ｍ３は一列で連結してデータが順次伝達されるように構成し，Ｍ０，Ｍ１，Ｍ２の各クロック信号入力端には遅延部３２，３４，３６を各々連結する。 - 特許庁

In the display device, the gate electrodes of the switching transistor M5 of a previous pixel and the first and second transistors M3 and M4 of the current pixel are electrically coupled to one scan line for transferring the previous selection signal.例文帳に追加

直前選択信号を選択する１本の走査線には，直前画素のスイッチングトランジスタＭ５，第１及び第２トランジスタＭ３，Ｍ４のゲート電極がそれぞれ電気的に接続される。 - 特許庁

The driving voltage generation circuit 94 has a power TFT (thin film transistor) (M2) as a source common amplifier and a power TFT (M3) connected between the power TFT (M2) and a power source (60V) and applies resistance control voltage Vg to gates of power TFTs (M3) of each pixel at selected states via a resistance control line 102.例文帳に追加

駆動電圧発生回路９４は、ソース共通形増幅器としてのパワーＴＦＴ（Ｍ２）と、該パワーＴＦＴ（Ｍ２）と電源（６０Ｖ）との間に接続されたパワーＴＦＴ（Ｍ３）とを有し、選択状態にある各画素のパワーＴＦＴ（Ｍ３）のゲートに対し、抵抗制御線１０２を介して抵抗制御電圧Ｖｇを印加する。 - 特許庁

A plurality of models to be evaluated M1, M2, M3, ..., and Mn which simulate a plurality of controllers connected to a LAN bus as nodes in an in-vehicle LAN are connected with a first communication line 1, which simulates the LAN bus in the in-vehicle LAN.例文帳に追加

車内ＬＡＮのノードとしてＬＡＮバスに接続される複数のコントローラを模した複数の評価対象モデルＭ１，Ｍ２，Ｍ３・・・Ｍｎ同士を、車内ＬＡＮのＬＡＮバスを模した第１の通信線１で接続する。 - 特許庁

A pixel circuit 100 activates either of the voltage output sections M1 to M3 and the current output section M4 and outputs a voltage or an optical current to a data line KDj to which each pixel is connected.例文帳に追加

画素回路１００は、電圧出力部Ｍ１〜Ｍ３および電流出力部Ｍ４のいずれか一方をアクティブとし、各画素が接続されるデータ線ＬＤｊに、電圧値もしくは光電流のいずれかを出力する。 - 特許庁

Thus, an extract period of a detection signal is set on the basis of a change in a source potential of the transistor M3 (change from a reference level toward a negative level) through the level transition of the word line WL3.例文帳に追加

そうして、検出信号の取出期間の設定を、ワード線ＷＬ３のレベル遷移を通じて、トランジスタＭ３のソース電位が変更（基準レベルから負側へ変更）されることに基づいて行うようにする。 - 特許庁

In the structure of Fig.6(B), a via contact part is formed on the third metal layer M3 of the metal laminate on the left end of the polysilicon layer PL with the power source line 9 composed of the fourth metal layer and formed in contact with the via contact thereon.例文帳に追加

図６（Ｂ）の構造において、ポリシリコン層ＰＬの左端上のメタル積層部の第３メタル層Ｍ３上にビアコンタクト部が形成され、その上に第４メタル層からなる電源線９がビアコンタクト部に接して形成される。 - 特許庁

In this constitution, the ON or OFF state of the MOS transistor M3 is determined in accordance with the state of the phase shifting element PC1 which is written as a set or reset state with a low voltage from a control line DL, etc.例文帳に追加

そして、このような構成において、ＭＯＳトランジスタＭ３のオンまたはオフは、制御線ＤＬなどから低電圧にてセット状態またはリセット状態に書き込まれた相変化素子ＰＣ１の状態に応じて定められる。 - 特許庁

Virtual images at the central imaging point P of respective cameras 2A1,... are collected at point X on the center line G of reflective optical components 1A, 1B and the visual fields M1-M3 on the virtual image of respective cameras 2A1,... are arranged contiguously with no overlap or dead angle.例文帳に追加

各カメラ２Ａ_1，…の撮影中心点Ｐの虚像が反射用光学部品１Ａ，１Ｂの中心線Ｇ上の点Ｘに集まり、且つ各カメラ２Ａ_1，…の虚像における視野Ｍ１〜Ｍ３が重複や死角なく隣接するように配置される。 - 特許庁

A low-side driver circuit 16 includes a third transistor M3 and a second resistor R2 fitted in series between the power-supply line Lvdd and the gate for a low-side transistor ML, and a fourth transistor M4 fitted between the ground GND and the low-side transistor ML.例文帳に追加

ローサイドドライバ回路１６は、電源ラインＬｖｄｄとローサイドトランジスタＭＬのゲートの間に直列に設けられた第３トランジスタＭ３および第２抵抗Ｒ２と、接地ＧＮＤとローサイドトランジスタＭＬのゲートの間に設けられた第４トランジスタＭ４と、を含む。 - 特許庁

The vertical scanning circuit 51 of the CMOS sensor 23 is structured so as to enable it to read an imaging signal every other horizontal line and to discharge the signal electric charge of all pixels 56 of the CMOS sensor 23 to a drain (collective resetting of all pixels) through a resetting transistor M3.例文帳に追加

ＣＭＯＳセンサ２３の垂直走査回路５１は、１水平ラインおきに撮像信号を読み出し得るよう構成され、ＣＭＯＳセンサ２３の全画素５６の信号電荷をリセット用トランジスタＭ３経由でドレインに排出（全画素一括リセット）し得るよう構成されている。 - 特許庁

The shift register which is the shift register having switching elements with active layers formed of the polysilicon and is constituted in such a manner that the charges charged and discharged to and from a power source line are transferred only from the one switching element (M1, M3) to the next stage (M2, M4) and the image display device are provided.例文帳に追加

活性層がポリシリコンで形成されているスイッチング素子を有するシフトレジスタであって、電源ラインから充放電される電荷が、１つのスイッチング素子（Ｍ１，Ｍ３）のみを介して次段（Ｍ２，Ｍ４）に転送される構成のシフトレジスタおよび画像表示装置とした。 - 特許庁

A first TFT M1 which controls the supply of display signals to a pixel electrode A1, a second TFT M2 which is connected to the TFT M1 and a third TFT M3 which is connected to a data line Dm and controls the supply of display signals to a pixel electrode B1 are provided.例文帳に追加

画素電極Ａ１への表示信号の供給を制御する第１のＴＦＴ Ｍ１と、第１のＴＦＴ Ｍ１に接続される第２のＴＦＴ Ｍ２と、データ線Ｄｍに接続され、かつ画素電極Ｂ１への表示信号の供給を制御する第３のＴＦＴ Ｍ３とを備える。 - 特許庁

Organic SOG films 6 and 13 of specific permittivity 3.0 or below are used for insulating the adjacent wirings from each other in a second wiring layer M2 and a third wiring layer M3 which are set minimum in line width and laid out short in length resting on a layout rule, by which the adjacent wiring layers can be lessened in interlayer capacitance between them.例文帳に追加

レイアウトルールの最小線幅で加工され、短距離引き回し配線である第２層配線Ｍ_2 および第３層配線Ｍ_3 では、隣接配線間の絶縁に比誘電率が約３. ０以下の有機ＳＯＧ膜６，１３を用いることによって、隣接配線間の層間容量を小さくする。 - 特許庁

This image display device is provided with: a first TFT M1 which controls supply of a display signal to a pixel electrode A1; a second TFT M2 which is connected to the first TFT M1; and a third TFT M3 which is connected to a data line Dm and controls the supply of the display signal to a pixel electrode B1.例文帳に追加

画素電極Ａ１への表示信号の供給を制御する第１のＴＦＴ Ｍ１と、第１のＴＦＴ Ｍ１に接続される第２のＴＦＴ Ｍ２と、データ線Ｄｍに接続され、かつ画素電極Ｂ１への表示信号の供給を制御する第３のＴＦＴ Ｍ３とを備える。 - 特許庁

In the cover body 21, an opening 21a is formed in a display part M3 position of a water line meter M, a hinge part 21b is provided in a neighborhood of the opening 21a, and a cover lid 24 is rotatably provided by the hinge part 21b and a hinge portion 24a formed on the cover lid 24 covering the opening 21a.例文帳に追加

カバー本体２１には、水道用メータＭの表示部Ｍ３位置に開口部２１ａを形成し、この開口部２１ａの近傍にヒンジ部２１ｂを設け、この開口部２１ａを被蓋するカバー蓋２４に形成したヒンジ部位２４ａと前記ヒンジ部２１ｂとでカバー蓋２４を回動自在に設ける。 - 特許庁

An arbitrary data communication channel is selected from a modem signal sent from a modem to a transmission line M3 and converted into an IF signal, and a signal level of a detection signal Vdet is detected repeatedly (S170-S190), only when the level of the detection signal Vdet obtained by detecting the IF signal is higher than a preset threshold Vth (S160-YES).例文帳に追加

モデムから伝送線Ｍ３に向けて送出されるモデム信号の中から、任意のデータ通信用チャンネルを選局してＩＦ信号に変換し、このＩＦ信号を検波してなる検波信号Ｖdet の大きさが、予め設定されたしきい値Ｖthより大きい（Ｓ１６０−ＹＥＳ）間だけ、検波信号Ｖdet の信号レベルの検出（Ｓ１７０〜Ｓ１９０）を繰り返し行う。 - 特許庁

When production information, physical property information, and an installation request branch angle are respectively obtained by a production information obtaining means M1, a physical property information obtaining means M2, and an installation request branch angle obtaining means M3, an actual installation branch angle when actually installing a branch line to a branch installation position is calculated based the information thereof by an actual installation branch angle calculation means M4.例文帳に追加

製造情報取得手段Ｍ１によって製造情報、物性情報取得手段Ｍ２によって物性情報、装着要求枝分岐角度取得手段Ｍ３によって装着要求枝分岐角度がそれぞれ取得されると、枝線を前記枝装着位置に実装したときの実装着枝分岐角度が、実装着枝分岐角度算出手段Ｍ４によってそれらの情報に基づいて算出される。 - 特許庁