「Memory Cell」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

To provide a semiconductor memory device capable of testing whether data read out of a memory cell are correct and whether there is a deviation between the timing where the data are read out of the memory cell and outputted to the outside and the timing where a WAIT signal is canceled.例文帳に追加

メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとＷＡＩＴ信号が解除されるタイミングとの間にずれがないかのテストを可能とする半導体記憶装置を提供する。 - 特許庁

The program circuit is provided with nonvolatile memory cells 122, 124 being writable, and a logic circuit connected to the nonvolatile memory cell and outputting a different signal depending on recording contents of the nonvolatile memory cell, and the fusing process of a fuse is unnecessary.例文帳に追加

プログラム回路は、書込み可能な不揮発性メモリセル１２２、１２４と、当該不揮発性メモリセルに接続され当該不揮発性メモリセルの記録内容によって異なる信号を出力する論理回路とを備えており、ヒューズの溶断工程が不要である。 - 特許庁

A memory cell array 1 of a nonvolatile semiconductor memory includes a memory cell region 100, in which an electric writing and an erasing are made possible, a region 101, in which no writing is made possible (always erasing), and a region 102, in which an erasing is made impossible (always writing).例文帳に追加

不揮発性半導体記憶装置におけるメモリセルアレイ１は、電気的に書込と消去とが可能なメモリセル領域１００と、書込不可能な（常時消去）領域１０１と、消去不可能な（常時書込）領域１０２とを含む。 - 特許庁

And the column selecting section 27 selects one memory cell column in a first mode, and connects a bit line BL or BL# connected to one selecting memory cell and reference data lines DLr0, DLr1 connected to the dummy memory cells to a data read-out circuit 60.例文帳に追加

列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。 - 特許庁

To provide a semiconductor memory device, in which the increasing of chip size can be prevented and an arranging method for the device by preventing the increment of the number of column selection signal lines arranged between memory cell array blocks, even if the capacity of a memory cell array block is increased.例文帳に追加

メモリセルアレーブロックの容量が増加してもメモリセルアレーブロック間に配置されるコラム選択信号ラインの数が増加しないようにすることによりチップサイズの増加を防止できる半導体メモリ装置並びに装置の配置方法を提供する。 - 特許庁

After the execution of this operation step at least one time, a disturbance protection process in which voltage is impressed in the electric field direction not to invert memory data of each ferroelectric memory cell 18 to each of a plurality of ferroelectric memory cell 18 is performed.例文帳に追加

この動作工程が少なくとも１回実施された後に、複数の強誘電体メモリセル１８の各々に、各々の強誘電体メモリセル１８の記憶データを反転させない電界方向に電圧を印加するディスターブ防止工程を実施する。 - 特許庁

The memory is provided with a first resistive memory cell, a current source configured to supply an input current indicating a desired resistance value of the first memory cell, and a current mirror that mirrors the input current to supply an output current.例文帳に追加

メモリは、第１の抵抗メモリセルと、上記第１のメモリセルの所望の抵抗値を示す入力電流を供給するように構成された電流源と、上記入力電流を鏡映して出力電流を供給するカレントミラーとを備えている。 - 特許庁

To provide a regulator for a nonvolatile memory device in which threshold voltage for a memory cell can be arbitrarily set and voltage distribution of the threshold can be narrowed, and thus misjudgment caused by leak current of a non-selected memory cell is reduced.例文帳に追加

プログラムベリファイにおいてメモリセルのしきい値電圧を任意に設定すると共にしきい値電圧分布を狭くし、非選択のメモリセルのリーク電流による誤判定を改善することのできる不揮発性メモリ装置のレギュレータを提供する。 - 特許庁

To provide a SRAM in which a leak current of memory cells can be reduced with simple constitution without requiring a circuit for varying power source potential of a memory cell and well potential of a transistor of a memory cell, and a process for forming a variable resistor.例文帳に追加

メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを要せず、簡単な構成でメモリセルのリーク電流の低減化を図ることができるＳＲＡＭを提供する。 - 特許庁

A memory cell selected to have one of a plurality of states is programmed in multibit data, and a programmed memory cell belonging to a predetermined area of a threshold voltage distribution where the programmed memory cells of the respective states is detected.例文帳に追加

複数の状態のうちのいずれか１つを有するように選択されたメモリセルがマルチビットデータにプログラムされ、前記各状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルが検出される。 - 特許庁

This device is provided with a memory cell array 1 in which memory cells storing fuse data are arranged, a register 8 for fuse storing fuse data read out from the memory cell and a reference voltage circuit 9 consisting of a differential amplifier for generating reference voltage.例文帳に追加

ヒューズデータが記憶されているメモリセルが配置されているメモリセルアレイ１と、メモリセルから読み出したヒューズデータを格納するヒューズ用レジスタ８と、差動増幅器を有して構成された、基準電圧を発生する基準電圧回路９とを具備する。 - 特許庁

In the semiconductor integrated circuit device, having memory cells, the memory cells are the same, a p-type channel MISFET and n-type channel MISFET constituting a memory cell constituted of a power feed portion to each formed well regions by a common cell topology.例文帳に追加

メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。 - 特許庁

The associative memory device is provided with an SRAM memory cell comprised of two inverters in which input and output are connected each other, and associative memories S1 to S4 having a matching circuit for detecting matching between data stored in the SRAM memory cell and retrieved data.例文帳に追加

入力と出力とが相互に接続された２個のインバータからなるＳＲＡＭメモリセルと、該ＳＲＡＭメモリセルに記憶されたデータと検索データとの一致検出を行う一致検出回路とを有する連想メモリＳ１〜Ｓ４を備える。 - 特許庁

To provide a semiconductor integrated circuit which can use an unused arbitrary address area of a memory area as a redundant cell without adding especially the redundant cell to the memory area and can relax a critical path at selection time of a redundant cell.例文帳に追加

メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することができ、冗長セル選択時のクリティカルパスを緩和し得る半導体集積回路を提供する。 - 特許庁

The three-dimensional nonvolatile semiconductor memory comprises: a memory cell array 2 with multiple memory cells stacked on a semiconductor substrate and multiple first conductive layers connected with the multiple memory cells; a dummy laminate structure 13 with multiple second conductive layers stacked on the semiconductor substrate and surrounds the memory cell array 2; and a metal layer 23A arranged on the memory cell array 2 and the dummy laminate structure 13.例文帳に追加

実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。 - 特許庁

Then, in a second step (S2), the memory check circuit 2 performs the memory check of a memory cell in a work area 42, and a processor 1 starts transferring system program data in a second nonvolatile memory 6 to the storage area 41.例文帳に追加

そして、第２ステップＳ２として、メモリチェック回路２により、ワーク領域４２のメモリセルについてメモリチェックを行うとともに、プロセッサ１により、第２不揮発性メモリ６内のシステムプログラムデータの、格納領域４１への転送を開始する。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

To provide a semiconductor memory and a method of manufacturing the semiconductor memory which reduces a write/erase operating voltage for stack type memory cells to obtain a highly integrated memory cell structure and the reduction of power consumption.例文帳に追加

スタック型メモリセルの書き込み／消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。 - 特許庁

The nonvolatile semiconductor memory device 1B includes a memory plane 110 of which the plurality of memory cells are arrayed in a bit line direction B and a word line direction W and also a memory cell objective for control is specified by a row decoder 101 and a column decoder.例文帳に追加

不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array including a plurality of memory cells to store N value data (N being an integer equal to or larger than 3); and a writing circuit configured to repeatedly execute a writing cycle on a plurality of memory cells until data writing is finished.例文帳に追加

Ｎ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のメモリセルに対して書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。 - 特許庁

To provide a phase change type nonvolatile memory operated surely and easily as a storage device by solving a basic problem of a phase change type nonvolatile memory (Ovonic memory) using phase change materials as a storage cell.例文帳に追加

相変化材料を記憶セルとして用いる相変化型不揮発性記憶装置（Ovonic-memory）の原理的問題点を解決し、記憶装置として確実且つ容易に動作する相変化型不揮発性記憶装置を提供することを目的とする。 - 特許庁

To provide a phase change type nonvolatile memory operated surely and easily as a storage device by solving a basic problem of a phase change type nonvolatile memory (Ovonic-memory) using phase change materials as a storage cell.例文帳に追加

相変化材料を記憶セルとして用いる相変化型不揮発性記憶装置（Ovonic-memory）の原理的問題点を解決し、記憶装置として確実且つ容易に動作する相変化型不揮発性記憶装置を提供することを目的とする。 - 特許庁

The block B includes the memory PHY, and a signal level holding cell provided between the memory controller and the memory PHY, for fixing an output signal from the memory controller to a predetermined level during the power-saving mode.例文帳に追加

ブロックＢには、メモリーＰＨＹと、前記メモリーコントローラー及び前記メモリーＰＨＹの間に設けられ、省電力モード中に前記メモリーコントローラーからの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。 - 特許庁

Even when gm degradation is generated in each of the memory cells and memory current of each of the memory cells is decreased, since the tatal current is equivalent to that of a memory cell in which gm degradation is not generated, the reduction of the read-out speed is suppressed.例文帳に追加

メモリセルＭ０００，Ｍ００１の個々はｇｍ劣化が生じメモリ電流が少なくなっていても、総電流は、ｇｍ劣化を起こしていないメモリセルのメモリ電流と同程度になるので、読み出し速度の低下が抑制される。 - 特許庁

The method includes: issuing a transfer command from the remote device to request transferring a set of data to the second memory space; temporarily storing the set of data in a first memory cell pending a transfer to the second memory space; and appending the set of data to other sequential data in the first memory cell to obtain a transfer data block of a predetermined size for transfer to the second memory space.例文帳に追加

この方法は一組のデータの第２のメモリスペースへの転送を要求する転送コマンドを遠隔装置から出し、データセットを第１のメモリセル内に一時的に格納して第２のメモリスペースへの転送を待ち、データセットを第１のメモリセル内の他の逐次データに付与して第２のメモリスペースへ転送する適切なサイズの転送データブロックを得るステップを含む。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

A memory cell information generation part 2 acquires physical terminal coordinates, physical terminal names, logical terminal names and layout data of memory cells, and correspondingly identifies parasitic elements parasitizing the wiring of the memory cells and generates memory cell information including the physical terminal names and representing physical properties of and connection relationships between internal and parasitic elements of the memory cells.例文帳に追加

メモリセル情報生成部２は、メモリセルの物理端子座標、物理端子名および論理端子名とレイアウトデータを取得して、これらに基づいて、メモリセルの配線に寄生する寄生素子の特定と、物理端子名を含みメモリセルの内部の素子および寄生素子についての物性および接続関係を表わしたメモリセル情報の生成とを行なう。 - 特許庁

Connection control information 321-325 is prestored in a burst access memory 32 and a memory controller 27 collectively reads out the connection control information corresponding to a received cell to a memory buffer 28 by continuously performing access to the memory 32 and collectively writes the information in the burst access memory 32 after protocol processing needed for the received cell.例文帳に追加

コネクション制御情報３２１〜３２５をバーストアクセスメモリ３２に記憶しておき、バーストメモリコントローラ２７によるメモリの連続アクセスによって、受信セルと対応するコネクション制御情報を一括してメモリバッファ２８に読み出し、受信セルに必要なプロトコル処理を実行した後、コネクション制御情報を一括してバーストメモリに書き込む。 - 特許庁

A DRAM 1, which is the semiconductor storage device where data is read by comparing the potential of a memory cell with the reference potential of a reference cell, is provided with a bit line 14, a bit line 16, a reference cell 20, and a reference cell 30.例文帳に追加

ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、ビット線１４、ビット線１６、リファレンスセル２０、およびリファレンスセル３０を備えている。 - 特許庁

The ONT 12 calculates a transmission period of the alarm notice cell to the OLT 10 on the basis of the alarm notice cell storage amount included in the back pressure control cell and the preceding alarm notice cell storage amount stored in a memory 43.例文帳に追加

ＯＮＴ１２では、バックプレッシャー制御セルに含まれる警報通知セル蓄積量と、メモリ４３に保存された前回の警報通知セル蓄積量とから、ＯＬＴ１０への警報通知セルの送出周期を算出する。 - 特許庁

The power supply control circuit supplies the first power supply voltage to the regular cell array and the second power supply voltage to the redundant cell array when the redundant cell array is not used during the normal operation for allowing access to the memory cell.例文帳に追加

電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイに第２電源電圧を供給する。 - 特許庁

The semiconductor storage device 100 comprises a memory cell array MCA including memory cells MC arranged in a matrix form, a plurality of word lines WL connected to the memory cells MC of each row in the memory cell array MCA, and a counter cell array CCA which includes counter cells prepared correspondingly to each word line, and stores the frequency of activating the word lines WL for reading the data of the memory cells MC.例文帳に追加

半導体記憶装置１００は、マトリクス状に配置されたメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの各行のメモリセルＭＣに接続された複数のワード線ＷＬと、ワード線ＷＬの各々に対応して設けられたカウンタセルＣＣを含み、メモリセルＭＣのデータを読み出すためにワード線ＷＬを活性化させた回数を記憶するカウンタセルアレイＣＣＡとを備えている。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array including nonvolatile memory cells, a sense amplifier for verifying discriminating data of the memory cell array at program operation, a data input buffer receiving data from the outside, and a coincidence/noncoincidence determination circuit determining whether an input password inputted to the data input buffer from the outside coincides with a readout password read from the memory cell array and determined by the sense amplifier for verifying or not.例文帳に追加

不揮発性半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、プログラム動作時にメモリセルアレイのデータを判定するベリファイ用センスアンプと、外部からのデータを受け取るデータ入力バッファと、外部からデータ入力バッファに入力される入力パスワードとメモリセルアレイから読み出されベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路を含む。 - 特許庁

A nonvolatile semiconductor memory device 10 comprises: a memory cell array 11 having multiple pages which are provided in a common semiconductor region and respectively including multiple electrically-rewritable memory cells; a control circuit 23 for applying erasing operation to a selected page; and a verification circuit 18 for determining whether or not the memory cell array 11 has an excessively-erased memory cell after the erasing operation.例文帳に追加

不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。 - 特許庁

The first switching circuit is configured to pass the output current to the first memory cell not at the desired resistance level, and block the output current from the first memory cell in response to the first memory cell achieving the desired resistance level.例文帳に追加

上記第１のスイッチング回路は、上記所望の抵抗値にない上記第１のメモリセルへ上記出力電流を送るように構成されていると共に、上記第１のメモリセルが上記所望の抵抗値に達したことに応答して、上記出力電流を上記第１のメモリセルから遮断するように構成されている。 - 特許庁

To detect exactly data holding defect of a memory cell accelerating noise caused in operation of SR (self-refresh).例文帳に追加

ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出すること。 - 特許庁

A bit line connected to an unprogrammed memory cell is precharged based on the first high level of the source line.例文帳に追加

プログラムされないメモリセルに接続されたビット線は、ソース線の第１高レベルによりプリチャージされる。 - 特許庁

Consequently, even at the time of abnormity when any memory cell to be selected does'nt exist, transition to the normal operation can be achieved.例文帳に追加

従って、選択されるメモリセルが存在しない異常時であっても、正常動作へ移行できる。 - 特許庁

FLASH MEMORY CELL FOR PERFORMING WRITE-IN/ERASING THROUGH LOW VOLTAGE MODE CHANNEL AND MANUFACTURING METHOD THEREOF例文帳に追加

低電圧モードのチャンネル経由による書き込み、消去を行うフラッシュメモリ・セル、及びその製造方法 - 特許庁

Therefore, only data of a memory cell corresponding to eight work lines made 'L' levels can be erased.例文帳に追加

したがって、“Ｌ”レベルにされた８本のワード線に対応するメモリセルのデータのみを消去することができる。 - 特許庁

To prevent decline of reliability of device characteristics and to improve the degree of freedom of design of a memory cell device.例文帳に追加

デバイス特性の信頼性の低下を防止するとともに、メモリセルデバイスの設計の自由度を向上する。 - 特許庁

The memory cell has a pair of floating gates and the data of 2 bits or more can be rewritably held.例文帳に追加

メモリセルは、１対のフローティングゲートを有し、２ビット以上のデータを書き替え自在に保持することができる。 - 特許庁

There is provided a semiconductor device including a resistive element and a stacked-gate type memory cell transistor on a substrate.例文帳に追加

基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む半導体装置を提供する。 - 特許庁

The memory cell MC1a is provided with an electric charge supplementing circuit 60 for supplementing the electric charges leaking from a capacitor 56.例文帳に追加

メモリセルＭＣ１ａは、キャパシタ５６から漏洩する電荷を補填する電荷補填回路６０を備える。 - 特許庁

To secure a high magnetoresistance ratio and thermal disturbance resistance even when a memory cell is microfabricated.例文帳に追加

高い磁気抵抗比を有し、かつメモリセルを微細化してもビット情報の高い熱擾乱耐性を確保する。 - 特許庁