「Memory Cell」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

Silicide layers 18 are embedded in a pair of the drain diffusion regions 14 of a memory cell MCL and source diffusion regions 15 of a memory cell MCR, and the bottom surface of the silicide layer 18 reaches a silicon oxide film 11.例文帳に追加

一対のメモリセルＭＣＬ、ＭＣＲのドレイン拡散領域１４、ソース拡散領域１５にシリサイド層１８が埋め込まれ、シリサイド層１８の底面はシリコン酸化膜１１まで達している。 - 特許庁

The variable resistance memory device has bit lines BL, a plurality of plate lines PL, and a memory cell in which a variable cell resistance Rcell and an access transistor AT are connected in series between a corresponding plate line PL and a corresponding bit line BL.例文帳に追加

ビット線ＢＬと、複数のプレート線ＰＬと、可変セル抵抗ＲcellとアクセストランジスタＡＴを、対応するプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルを有する。 - 特許庁

A gate insulating film 103 made of the non-conductive charge trap layer, and a memory cell region having a memory cell made of a gate electrode and source/drain diffusion layers are formed on a semiconductor substrate 101.例文帳に追加

半導体基板１０１に、非導電性電荷トラップ層からなるゲート絶縁膜１０３、ゲート電極およびソース・ドレイン拡散層とからなるメモリセルを有するメモリセル領域を形成する。 - 特許庁

To more flexibly operate a multiprocessor system in various memory configurations even with a cell, which does not have an address resolution mechanism, with that cell as a component in a distributed shared memory type multiprocessor system.例文帳に追加

分散共有メモリ型のマルチプロセッサシステムにおいて、アドレス解決機構を有しないセルであってもそのセルを構成要素として種々のメモリ構成により柔軟にマルチプロセッサシステムを運用する。 - 特許庁

To provide a semiconductor memory cell and a method of producing the same which can reduce manufacturing cost and increase integration density of a semiconductor memory cell where a storage capacitor is connected to a selection transistor (AT).例文帳に追加

ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセルの集積度を向上させながら、製造コストを低減できる半導体メモリセルおよびその製造方法を提供する。 - 特許庁

A second N-well that includes a PMOS of the second memory cell, is provided between the second P-well and a third P-well that includes one of NMOSs of the second memory cell and a transfer MOS.例文帳に追加

第２メモリセルのＰＭＯＳが形成された第２Ｎ型ウェルは、上記第２Ｐ型ウェル及び第２メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第３Ｐ型ウェルの間に設けられる。 - 特許庁

To provide a device for self-reference for a ferroelectric memory cell which does not depend on the secular change of a memory cell and in which a hysteresis region is utilized as much as possible to obtain reference voltage.例文帳に追加

メモリセルの経年変化に依存せずかつ参照電圧を得るためにヒステリシス領域ができるだけ利用される、強誘電体メモリセルの自己参照のための装置を提供することである。 - 特許庁

A DRAM 121 in which a semiconductor integrated circuit is incorporated in a chip is provided with a redundant memory cell array 123 for monitoring a refresh-time other than a regular memory cell array 122 storing actual data.例文帳に追加

半導体集積回路がチップ内に内蔵するＤＲＡＭ１２１に、実際のデータをストアする正規メモリセルアレイ１２２以外にリフレッシュ時間をモニタするための冗長メモリセルアレイ１２３を設ける。 - 特許庁

One or both of the first selection transistor and the second section transistor for selecting the arranged memory cell transistor may be formed of the memory cell transistors functioning as the selection gates.例文帳に追加

配列されたメモリセルトランジスタを選択する、第1の選択トランジスタ、第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されていてもよい。 - 特許庁

To provide a data writing circuit capable of stably writing predeter mined data into a memory cell to be selected, while preventing wrong data from being written into a non-selected memory cell.例文帳に追加

選択されるメモリセルに対して所定のデータを安定的に書き込むとともに，選択されていないメモリセルに対して誤ったデータが書き込まれることのないデータ書き込み回路を提供する。 - 特許庁

To reduce power consumption by reducing the total amount of a writing current supplied to a bit line to magnetize a magnetic layer of a memory cell in a desired magnetizing direction when data is written in the memory cell.例文帳に追加

メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるようにビット線に流す書き込み電流の総量を低減し、もって消費電力を低減することができる。 - 特許庁

Sense circuits (A1, Q1, Q2) decide a current of the memory cell (RM) by applied read-out voltage (VR), and apply a sense current indicating a current of the memory cell (RM) to the first input node (74) of the differential amplifier.例文帳に追加

センス回路(A1,Q1,Q2)は、印加される読み取り電圧(VR)によってメモリセル(Ｒ_Ｍ)の電流を決定し、メモリセル(Ｒ_Ｍ)の電流を表すセンス電流を差動増幅器の第1の入力ノード(74)に加える。 - 特許庁

First three-dimensional conductors (32 and 34) extend in three dimension, are disposed between the first memory cell and the second memory cell, and couple the first secondary conductor to the second secondary conductor.例文帳に追加

第１の第３次元導体（３２，３４）は第３次元内に延在し、第１のメモリセルと第２のメモリセルとの間に配置され、第１の第２次元導体を第２の第２次元導体に結合する。 - 特許庁

Information to inhibit or approve the rewrite of a memory cell in an memory cell array 30 is set to an inhibit information setting section 60 which outputs a security signal SEQi in the unit of word lines WLi.例文帳に追加

禁止情報設定部６０には、メモリセルアレイ３０中のメモリセルの書き換えを禁止または許可する情報が設定され、ワード線ＷＬｉ単位にセキュリティ信号ＳＥＱｉが出力されている。 - 特許庁

And a current flowing in a memory cell is compared with a current flowing in a defective model in accordance with a storage state, a signal generated at the time of read-out of a memory cell is discriminated conforming to this compared result.例文帳に追加

そして、記憶状態に応じてメモリセルに流れる電流と不良モデルに流れる電流とを比較し、この比較結果にしたがってメモリセルの読み出し時の発生信号を判別する。 - 特許庁

A first two-dimensional conductor (18) extends in two dimension and crosses the upper end of the first memory cell while a second two-dimensional conductor extends in two dimension and crosses the lower end of the second memory cell.例文帳に追加

第１の第２次元導体（１８）は第２次元内に延在し、第１のメモリセルの上端と交差し、第２の第２次元導体は第２次元内に延在し、第２のメモリセルの下端と交差する。 - 特許庁

Consequently, the influence of an proximity effect is absorbed in this portion, and the influence of the proximity effect does not attain to a memory element in a memory cell array area B as is the case with a DRAM adopting a conventional half cell.例文帳に追加

従って、この部分で近接効果の影響が吸収され、従来のハーフセルを採用したＤＲＡＭと同様に、メモリセルアレイ領域Ａ内の記憶素子には近接効果の影響は及ばない。 - 特許庁

The data write (ordinary write) and data read-out (ordinary read-out) to and from the ordinary memory cell region, and the data write (redundancy write) to the FROM region are performed from an ordinary memory cell region side.例文帳に追加

通常メモリセル領域に対するデータ書込（通常書込）およびデータ読出（通常読出）と、ＰＲＯＭ領域に対するデータ書込（冗長書込）とは、通常メモリセル領域側から行なう。 - 特許庁

Dispersion of finished size of elements is improved in spare memory cell parts which are arranged often at a periphery part of an array, the rate of success in the case of relieving by performing replacement by a spare memory cell is improved.例文帳に追加

アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。 - 特許庁

Therefore, a true system-on-chip architecture can be formed by completely integrating 1-port memory cells having 1T and 1C DRAM cells with a 2-port memory cell having a 2T and 2C DRAM cell.例文帳に追加

これにより、１Ｔ １Ｃ ＤＲＡＭセルを備えた１ポート・メモリ・セルおよび２Ｔ ２Ｃ ＤＲＡＭセルを備えた２ポート・メモリ・セルを完全に統合して、真のシステム・オンチップ・アーキテクチャを形成することができる。 - 特許庁

An SRAM macro 100 includes the normal operation mode for allowing an access to a plurality of memory cell array blocks and the power-down mode for floating bit lines BL and /BL of the plurality of memory cell array blocks.例文帳に追加

ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。 - 特許庁

A capacity load means connects the output terminal of the power supply circuit 113 to the decoder of the main body memory cell array 101 when the power supply circuit 113 supplies power to the ROM memory cell array 104.例文帳に追加

容量負荷手段は、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時に本体メモリセルアレイ１０１のデコーダに電源回路１１３の出力端子を接続する。 - 特許庁

In the DDR-SDRAM, read-out from the memory cell by read-operation is performed synchronizing with the system clock CLK, writing in the memory cell by write-operation is performed based on the data strobe signal DQS.例文帳に追加

ＤＤＲ−ＳＤＲＡＭは、リード動作によるメモリセルからの読出しがシステムクロックＣＬＫに同期して実行し、ライト動作によるメモリセルへの書込みがデータストローブ信号ＤＱＳに基づいて実行する。 - 特許庁

A leak compensation circuit 4 controls the power source (memory cell power VDDM1) of the memory cell 1 of the column not selected when writing the data and all the columns when reading the data to the VDD level.例文帳に追加

リーク補償回路４は、データの書き込み時における非選択のカラム、およびデータの読み出し時における全てのカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、ＶＤＤレベルに制御する。 - 特許庁

Read-out of information for a selected memory cell 20 is performed by applying read-out voltage between the first signal electrode 12 and the second signal electrode 16 in the memory cell 20.例文帳に追加

選択されたメモリセル２０に対する情報の読み出しは、メモリセルにおける第１信号電極１２と第２信号電極１６との間に、読み出し電圧を印加することにより行われる。 - 特許庁

The data storage circuit includes at least one static latch circuit and a plurality of dynamic latch circuits when setting 2^k threshold voltage (k is a natural number equal to 3 or more) in each memory cell in the memory cell array.例文帳に追加

データ記憶回路は、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは３以上の自然数）の閾値電圧を設定する場合、少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路を有している。 - 特許庁

Write-in of information for a selected memory cell 20 is performed by applying write-in voltage between the first signal electrode 12 and the second signal electrode 16 in the memory cell 20.例文帳に追加

選択されたメモリセル２０に対する情報の書き込みは、メモリセル２０における第１信号電極１２と第２信号電極１６との間に、書き込み電圧を印加することにより行われる。 - 特許庁

To provide a technique ensuring complete erasing of data written in a memory cell and being capable of inhibiting deterioration in rewriting of data, in a semiconductor device with an MONOS type non-volatile memory cell.例文帳に追加

ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、メモリセルに書き込まれたデータの消去残りを防いで、データの書き換え劣化を抑制することのできる技術を提供する。 - 特許庁

The plurality of parameters include the first parameter P1 for reading the first content C1 from the memory cell array 4 and the second parameter P2 for reading the second content C2 from the memory cell array 4.例文帳に追加

複数のパラメータには、メモリセルアレイ４から第１のコンテンツＣ１を読み出すための第１のパラメータＰ１と、メモリセルアレイ４から第２のコンテンツＣ２を読み出すための第２のパラメータＰ２とが含まれる。 - 特許庁

A mark 20 for specifying a memory cell position is formed on the memory cell arranged near an intersection point of a word line 9 and a bit line 11 arrayed into a matrix shape.例文帳に追加

マトリックス状に配列されたワード線９とビット線１１との交点近傍に配列されるメモリセル上に、当該メモリセル位置を特定するためのマーク２０が形成されていることを特徴とする。 - 特許庁

When an address An is in a low level or a high level, a HV detecting circuit 111 judges that the main memory cell 101 is selected, when it is in a HV level, the circuit 111 judges that the spare memory cell 102 is selected.例文帳に追加

ＨＶ検出回路１１１は、アドレスＡn がローまたはハイレベルのときは本メモリセル１０１が選択されたと判断し、ＨＶレベルのときは予備メモリセル１０２が選択されたと判断する。 - 特許庁

To improve stability of a memory cell at the time of read-out operation in a SRAM having a memory cell constituted of two selection MOS transistors and two drive MOS transistors.例文帳に追加

本発明は、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることを目的とする。 - 特許庁

In a SRAM, a PCEQH circuit 4 is arranged in a memory cell array (region A) as a first pre-charge section, and a PCEQ circuit 1 is arranged at a border region of a memory cell array as a second pre-charge section.例文帳に追加

ＳＲＡＭは、ＰＣＥＱＨ回路４が第１のプリチャージ部として、メモリセルアレイ内（領域Ａ）に配置され、ＰＣＥＱ回路１が第２のプリチャージ部として、メモリセルアレイの境界領域に配置される。 - 特許庁

When two rows and two columns are arranged for spare, a permutation decision parts 3100.1-3100.6 are arranged for each of six ways of sequence for sequentially permuting the memory cell rows with the memory cell columns.例文帳に追加

スペアロウが２本、スペアコラムが２本設けられている場合、メモリセル行とメモリセル列を順番に置換する６通り順序のぞれぞれについて、置換判定部３１００．１〜３１００．６が設けられる。 - 特許庁

To provide a semiconductor memory device which has a simple configuration without requiring any redundant cell array, has no risk of delaying access time and complicating the configuration and is provided with a defective memory cell relief means.例文帳に追加

冗長セルアレイを必要としない簡単な構成であり、アクセス時間が遅延する虞もなく、構成が複雑化することもない、欠陥メモリセル救済手段を備えた半導体記憶装置を提供する。 - 特許庁

A line for transmitting a driver transistor source voltage can be individually disposed for each column and even in a single port memory cell structure, the driver transistor source voltage can be regulated for the unit of a memory cell column.例文帳に追加

各列ごとに、ドライバトランジスタソース電圧を伝達する線を個々に配設することができ、シングルポートメモリセル構造においても、メモリセル列単位でドライバトランジスタソース電圧の調整を行なうことができる。 - 特許庁

The bit line is arranged in an wiring layer above a wiring layer in which the word lines are arranged, and connected to a part of memory cell, to apply a signal read out of the selected memory cell by the word line.例文帳に追加

ビット線は、ワード線の配置された配線層よりも上配線層に配置され、一部のメモリセルに接続され、ワード線によって選択されたメモリセルから読み出された信号が印加される。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

To accelerate the microfabrication, enhancement of performance, and increase in reliability of a memory cell by attaining both the reduction in resistance of a local bit line and the suppression of a short channel effect of the memory cell by means of a flash memory equipped with a third gate G3 besides a floating gate FG and a control gate G2.例文帳に追加

浮遊ゲートＦＧと制御ゲートＧ２に加えて、第３ゲートＧ３を具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化を促進する。 - 特許庁

When an external address signal MA indicates an address set by the address control circuit, the address is transferred to the redundant memory block and then a defective type of the memory cell is replaced with a spare byte of the memory cell to improve the yield.例文帳に追加

外部アドレス信号（ＭＡ）がアドレス制御回路によって設定されたアドレスと同一であるときには、そのアドレスは冗長メモリ・ブロックに転送され、それによって、メモリ・セルの欠陥バイトは、メモリ・セルのスペア・バイトを用いて代替され、歩留りが改善される。 - 特許庁

The semiconductor memory device includes the sense amplifier, a plurality of memory cell arrays, a shared MOS transistor for connecting or disconnecting bit lines provided in the sense amplifier and the memory cell array, and a control circuit for controlling the operation of shared MOS transistor.例文帳に追加

半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。 - 特許庁

A memory cell formed in a memory cell region has a memory gate electrode MG formed in a side wall shape on a side wall of a control gate electrode CG with a potential barrier film EV1, a charge storage film EC, and a potential barrier film EV2 interposed.例文帳に追加

メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。 - 特許庁

To provide a manufacturing method for a ferroelectric non-volatile semiconductor memory capable of effectively preventing the characteristic deterioration of a memory cell and peeling from an electrode of a ferroelectric layer even when heat is applied to the memory cell in a manufacturing process.例文帳に追加

製造プロセスにおいてメモリセルに熱が加えられた場合にあっても、メモリセルの特性劣化や強誘電体層の電極からの剥離を効果的に防止し得る強誘電体型不揮発性半導体メモリの製造方法を提供する。 - 特許庁

To provide a semiconductor nonvolatile memory cell which includes a charge storage layer and has high current efficiency, and to provide a semiconductor nonvolatile memory which facilitates integration of the semiconductor nonvolatile memory cell and a peripheral element and has high yield and reliability.例文帳に追加

電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルと、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリを提供する。 - 特許庁

To provide a non-volatile semiconductor memory in which deteriora tion of a memory cell can be detected accurately and appropriate care for suppressing progress of deterioration can be performed for the deteriorated memory cell.例文帳に追加

情報消去回数からメモリセルの劣化検出を行う従来の不揮発性半導体記憶装置では、前記メモリセルの実際の劣化状況を知ることができないため、該劣化を高精度に検出して、その進行を適切に抑制することが難しい。 - 特許庁