「Memory Cell」に関連した英語例文の一覧と使い方(67ページ目) - Weblio英語例文検索

In a semiconductor memory having a dummy memory circuit simulating read-out from a memory cell, it is characterized by that immediately before read-out is performed by a sense amplifier, a fixed potential corresponding to data being inverse to data previously given by a dummy memory cell is generated between dummy bit lines.例文帳に追加

メモリセルからの読み出しを模擬するダミーメモリ回路を有する半導体記憶装置において、ダミーセンスアンプで読み出しを行う直前には、ダミービットライン間に、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせることを特徴とする。 - 特許庁

To provide a semiconductor memory element improving electrical properties of the element by suppressing a leakage current which flows through a memory cell by turning off a drain select transistor, a source select transistor, and a side transistor of an unselected memory cell block when the semiconductor memory element operates.例文帳に追加

本発明は、半導体メモリ素子の動作時、非選択のメモリセルブロックのドレイン選択トランジスタと、ソース選択トランジスタ、及びサイドトランジスタをターンオフさせてメモリセルを通じて流れる漏洩電流を抑制し、素子の電気的特性を改善させる半導体メモリ素子を提供することにある。 - 特許庁

The semiconductor memory device is provided with a memory array including a plurality of memory cells having any of phase change elements, metal oxide resistance elements, and solid electrolytic elements, and a reference cell, and a reading circuit for reading data of a cell selected from the plurality of memory cells.例文帳に追加

半導体記憶装置は、相変化素子、金属酸化物抵抗素子、及び、固体電解質素子のいずれかを有する複数のメモリセル及び参照セルを含むメモリアレイと、複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路とを具備する。 - 特許庁

This nonvolatile memory device includes a memory cell array equipped with a plurality of memory cells for storing program data respectively, a data scanning unit for detecting program data having a first value, and a programming unit for programming a memory cell corresponding to a result detected by the data scanning unit.例文帳に追加

ここに開示された不揮発性メモリ装置は、各々がプログラムデータを貯蔵する複数個のメモリセルを具備したメモリセルアレイ、第１値を有するプログラムデータを検出するデータスキャニング部、および前記データスキャニング部によって検出された結果に対応するメモリセルをプログラムするプログラム部を含む。 - 特許庁

This semiconductor device is provided with a first selective transistor, a second selective transistor, a first nonvolatile semiconductor memory including a number of first memory cell transistors connected in series between the first and second selective transistors and a second nonvolatile semiconductor memory including a third selective transistor and second memory cell transistor connected in series.例文帳に追加

第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に直列接続された複数の第１メモリセルトランジスタとを含む第１不揮発性半導体メモリと、直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含む第２不揮発性半導体メモリとを備える。 - 特許庁

In a magnetic memory device having a memory cell array 2 provided with a plurality of memory cells 60 having a magneto resistive element 61, the device is provided with a refresh control section reading information stored in the memory cell and performing refresh operation rewriting the information immediately after the information is read out.例文帳に追加

磁気抵抗効果素子６１を有する記憶セル６０を複数個備えた記憶セルアレイ２を有する磁気記憶装置において、記憶セルに格納された情報を読み出し、この読み出した情報をその直後に再書き込みするリフレッシュ動作を行うリフレッシュ制御部を備えている。 - 特許庁

The flash memory device includes a plurality of memory cell blocks including memory cells 310 connected to a plurality of word lines, and an operating voltage generating section 330 for applying an erase operation voltage to a memory cell block selected for an erase operation, and changing the level of the erase operation voltage according to the result of the erase operation.例文帳に追加

複数のワードラインに接続されたメモリセル３１０含む複数のメモリセルブロックを有し、消去動作時に選択されたメモリセルブロックに消去動作電圧を印加し、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部３３０を有する。 - 特許庁

To enable correction using an error correction circuit, by making prevention of only single memory cell information being in error, without making a plurality of memory cell information an error simultaneously, when one word line is defective, in a ferroelectric memory device form which data of a plurality of memory cells are outputted in parallel.例文帳に追加

複数のメモリセルのデータが並列出力される強誘電体メモリ装置において、１本のワード線が故障した場合に、複数のメモリセル情報が同時に誤りになることはなく、単一のメモリセル情報のみが誤りとなり、誤り訂正回路による訂正を可能にする。 - 特許庁

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.例文帳に追加

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁

This device is provided with a first serial access memory performing delivery and receipt of data with the memory cell array and a second serial access memory performing delivery and receipt of data with the plurality of arithmetic circuit 40 in addition to a memory cell array 10 holding data and a plurality of arithmetic circuit 40 performing receiving operation.例文帳に追加

データを保持しておくメモリセルアレイ１０とデータを受取り演算を行う複数の演算回路４０に加え、メモリセルアレイ１０との間でデータ授受を行う、第１のシリアルアクセスメモリと、複数の演算回路４０との間でデータ授受を行う、第２のシリアルアクセスメモリとを備える。 - 特許庁

A dummy memory cell 3 of this SPRAM (Static Random Access Memory) is formed by replacing P channel MOS transistors (TRs) 21 and 22 for loading a normal memory cell 2 with N channel MOS TRs 27 and 28, applying a power source potential VDD to a memory node N2 and applying the ground potential GND to the source of the MOS TR 27.例文帳に追加

このＳＲＡＭのダミーメモリセル３は、正規のメモリセル２の負荷用のＰチャネルＭＯＳトランジスタ２１，２２をＮチャネルＭＯＳトランジスタ２７，２８で置換し、記憶ノードＮ２に電源電位ＶＤＤを与え、ＮチャネルＭＯＳトランジスタ２７のソースに接地電位ＧＮＤを与えたものである。 - 特許庁

In the battery pack, cell voltage and charge current of a battery cell 11 are measured and an open circuit voltage value of the battery cell 11 is computed based on the cell voltage, the charge current, and an internal impedance value memorized in a memory 4.例文帳に追加

電池セル１１のセル電圧および充電電流を測定し、このセル電圧および充電電流と、メモリ４に記憶された内部インピーダンス値に基づき、電池セル１１の開路電圧値を算出する。 - 特許庁

A service system instructs all cells in a partition A1, which includes a cell board 1a to be separated, and each MMC in a cell board for exchange 1a' to be combined, to execute an action for copying memory data in the cell board 1a to a memory device of the cell board for exchange 1a'.例文帳に追加

サービス装置は、切り離し対象セルであるセルボード１ａを含むパーティションＡ１内のすべてのセル、および組み込み対象となる交換用セルボード１ａ’内の各ＭＭＣに対して、セルボード１ａ内のメモリデータを交換用セルボード１ａ’内のメモリにコピーする動作を指示する。 - 特許庁

To provide a semiconductor memory, having a function with which read-out speed can be increased by equalizing input impedance of a main cell side seen from IV conversion circuits 2, 3 with input impedance of a reference cell side, in a semiconductor memory having plural cell arrays and one reference cell array.例文帳に追加

複数のセルアレイと１つのリファレンスセルアレイとを有する半導体記憶装置において、ＩＶ変換回路２、３から見えるメインセル側の入力インピーダンスとリファレンスセル側の入力インピーダンスを同一にして読み出しスピードの高速化を図る機能を有する半導体記憶装置を提供する。 - 特許庁

Upon the receipt of a transmission cell and a cell head identification signal SOC from an ATM layer device, a write timing control 2 does not write idle bytes of a received cell to a memory 7 when a format of the received cell indicates bytes larger than 53 bytes and reserves deficient bytes in the memory 7 when less than 53 bytes.例文帳に追加

ＡＴＭレイヤデバイスから送信セルとセル先頭識別信号ＳＯＣを入力すると、書き込みタイミング制御２は入力セルフォーマットが５３バイトより大きければ入力したセルの空きバイトはメモリ７に書き込まず、５３バイト未満であればメモリ７上に不足バイトを確保する。 - 特許庁

An EEPROM is mounted, the array comprises a plurality of a NROM memory cell, each memory cell is connected to one word line and two word lines, each NROM cell is erasable individually and programmable individually without disturbing a cell being not yet selected.例文帳に追加

ＥＥＰＲＯＭアレイも記載され、該アレイは、複数のＮＲＯＭメモリセルを含み、各メモリセルは、１本のワード線および２本のワード線に接続され、各ＮＲＯＭセルは、選択されていないセルをあまり外乱することなく、個々に消去可能であると共に個々にプログラム可能である。 - 特許庁

To make easily readable data by reducing a reference current value that is compared with the cell current in a semiconductor storage device where each memory cell is composed of two kinds of transistors with mutually different in resistance and threshold, and a selected memory cell allows a cell current corresponding to read data to flow.例文帳に追加

オン抵抗及び閾値が異なる２種類のトランジスタで各メモリセルが構成され、選択されたメモリセルが読出しデータに対応するセル電流を流す半導体記憶装置において、そのセル電流と対比する参照電流の値を下げてデータ読出しを容易にする。 - 特許庁

When an in-device cell header is given to a REF terminal of an associative memory 20, the cell header is compared with the in-device cell header of a lead system stored in the associative memory, and in the case that they are coincident, the address corresponding to the cell headers is outputted from a DATO terminal.例文帳に追加

連想メモリ２０のＲＥＦ端子に遅れ系の装置内セルヘッダが入力すると、このセルヘッダと連想メモリ中に記憶されている進み系の装置内セルヘッダとが比較され、これらが一致した場合、これらのセルヘッダに対応するアドレス値がＤＡＴＯ端子から出力される。 - 特許庁

This device is provided with a memory cell (NAND cell) including a nonvolatile memory cell transistor (MC) connected to each of a plurality of wirings (BL), a wordline (WL) for connecting the gate electrodes of cell transistors arrayed along a row direction (ROW), and a driving circuit 2 connected to each of the plurality of wirings.例文帳に追加

複数の配線（ＢＬ）それぞれに接続された不揮発性メモリセルトランジスタ（ＭＣ）を含むメモリセル（ＮＡＮＤ ｃｅｌｌ）と、ロウ方向（ＲＯＷ）に沿って並ぶセルトランジスタのゲート電極を各々接続するワード線（ＷＬ）と、複数の配線それぞれに接続された駆動回路（２）とを具備する。 - 特許庁

A memory cell 1 is a nonvolatile memory cell having a single-layer polysilicon structure, and is provided with a selection transistor T1 connected to a word line SWL, a cell transistor T2 connected to the selection transistor T1 in series, and a capacitor C1 connected to a gate of the cell transistor T2.例文帳に追加

メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。 - 特許庁

To provide a semiconductor memory in which the memory capacity is increased while preventing increase of the cell area in the memory cells in a shadow RAM provided with ferroelectric capacitors in an RAM.例文帳に追加

ＲＡＭに強誘電体容量を備えるシャドーＲＡＭのメモリセルのセル面積の増大を防止し、記憶容量の高容量化を図った半導体メモリ装置を提供する。 - 特許庁

A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁

A memory cell array 1 includes an area having first memory cells holding N bit data, and an area having second memory cells holding M bit (M is a natural number below N) data.例文帳に追加

メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。 - 特許庁

To provide a semiconductor memory device for avoiding the generation of a leakage by miniaturizing contacts concerning an SRAM having six transistors in one memory cell, and also to provide a manufacturing method of the semiconductor memory device.例文帳に追加

１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。 - 特許庁

To fully secure the number of reloadable times, by reducing operation power in a phase transformation memory, consisting of a memory cell that uses a memory element and a selection transistor.例文帳に追加

本発明の課題は、メモリ素子と選択トランジスタとを用いたメモリセルで構成される相変化メモリにおいて、動作電力を低減し、書換え可能回数を十分に確保することである。 - 特許庁

The nonvolatile semiconductor memory device is provided with a memory cell array 1 constituted of a plurality of memory blocks, interfaces 6, 7, write-in circuits 2, 3, 4, 5, 8, and read-out circuits 2, 3, 4, 5, 8.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリブロックから構成されるメモリセルアレイ１、インターフェイス６，７、書き込み回路２，３，４，５，８、及び読み出し回路２，３，４，５，８を備えている。 - 特許庁

To provide a semiconductor memory device highly integrated by storing a plurality of bits in one memory cell, and equipped with an inexpensive and large-capacity ferroelectric memory.例文帳に追加

１個のメモリセルに複数のビットを記憶させることによって高集積化を図り、安価かつ大容量を有する強誘電体メモリを備えた半導体記憶装置を提供する。 - 特許庁

This semiconductor memory has memory cores of dividing a plurality of bit data of the same address into a plurality of memory cell blocks and storing them, a control circuit controlling it.例文帳に追加

同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、それを制御する制御回路とを有する半導体記憶装置が提供される。 - 特許庁

To provide a memory apparatus capable of reducing a time required for processing a replacement when a write-in error occurs by a deterioration of write-in property of a memory cell, and to provide a memory controlling method and a program.例文帳に追加

メモリセルの書込み特性の劣化によって書込みエラーが発生した場合の交代処理にかかる時間を削減可能なメモリ装置、メモリ制御方法、およびプログラムを提供する。 - 特許庁

To provide a technique improvable in the reliability of a nonvolatile memory composed of a two-transistor structure NOR type memory cell comprising a switching transistor and a memory transistor.例文帳に追加

スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成される不揮発性メモリの信頼性を向上させることのできる技術を提供する。 - 特許庁

A semiconductor memory (DRAM) is constituted by providing a memory cell array section 10, an address specifying section 20, an input/output section 30 of memory data, a sense amplifier 40, a signal generating circuit 50, and the like.例文帳に追加

半導体記憶装置（ＤＲＡＭ）は、大きくは、メモリセルアレイ部１０、アドレス指定部２０、メモリデータの入出力部３０、センスアンプ４０、信号発生回路５０等を備えて構成される。 - 特許庁

To suppress deterioration due to a load on a nonvolatile memory and increase the frequency of access to a memory cell as the result suppression, in a nonvolatile memory performing destructive read out using a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタを用いた破壊読出しを行う不揮発性メモリにおいて、不揮発性メモリへの負荷による劣化を抑え、結果的にメモリセルへのアクセス回数を増大する。 - 特許庁

To provide a nonvolatile semiconductor memory device having a memory cell of a redundant area, the memory device increasing redundancy efficiency as compared with the conventional technology.例文帳に追加

冗長領域のメモリセルを有する不揮発性半導体記憶装置において、従来技術に比較して冗長効率を上げることができる不揮発性半導体記憶装置を提供する。 - 特許庁

A volatile RAM 2 is a volatile memory of low electric power consumption which has a memory cell of a high software error resistance connected with a capacitor to an internal memory node and does not require a refresh operation.例文帳に追加

揮発性ＲＡＭ２は、内部の記憶ノードにキャパシタが接続されたソフトエラー耐性の高いメモリセルを備え、かつ、リフレッシュ動作が不要な低消費電力の揮発性メモリである。 - 特許庁

To provide a multi-port semiconductor memory device having reduced bit line voltage offsets and a memory cell arranging method for reducing the bit line voltage offsets in the multi-port semiconductor memory device.例文帳に追加

減少したビットライン電圧オフセットを有するマルチポート半導体メモリ装置、及びマルチポート半導体メモリ装置にてビットライン電圧オフセットを減少させるためのメモリセル配置法を提供する。 - 特許庁

The nonvolatile semiconductor memory in the embodiment has a controller for determining whether data erasure to a plurality of memory cells in a memory cell array is conducted per block or per page.例文帳に追加

実施形態の不揮発性半導体メモリは、メモリセルアレイ内の複数のメモリセルに対するデータ消去をブロック消去とするか又はページ消去とするかを決定するコントローラを備える。 - 特許庁

The semiconductor storage device includes: a subarray 11 having a plurality of memory cells 12, each of which has a pair of memory nodes which are complementary to each other; and a memory cell array having the plurality of subarrays 11.例文帳に追加

半導体記憶装置は、互いに相補な関係にある一対の記憶ノードを有するメモリセル１２を複数有するサブアレイ１１と、サブアレイ１１を複数有するメモリセルアレイを備える。 - 特許庁

On a semiconductor chip 1 as a unit, a NOR-type flash memory forming area 2, including NOR type memory cell transistors and a DINOR-type flash memory formation area 3 are formed.例文帳に追加

１単位の半導体チップ１にＮＯＲ型メモリセルトランジスタを含むＮＯＲ型フラッシュメモリ形成領域２とＤＩＮＯＲ型フラッシュメモリ形成領域３とが作り込まれている。 - 特許庁

Therefore, the integration degree of a memory element can be increased, a manufacturing process can be simplified due to a simple structure of a memory cell, and current consumption in the memory element can be reduced by extending a refresh period.例文帳に追加

よって、メモリ素子の集積度を高くし、メモリセルの構造が単純なために製造工程を単純化でき、リフレッシュ周期を延ばしてメモリ素子の電流消費を減らせる。 - 特許庁

Write voltage pulses necessary for the memory cells 10 are applied for a plurality of times in a data write operation period in which data are written in the selected memory cell out of the plurality of memory cells 10.例文帳に追加

前記複数のメモリセル１０のいずれかの選択メモリセルにデータを書き込むデータ書き込み動作期間内に、前記メモリセル１０に必要な書き込み電圧パルスが複数回印加される。 - 特許庁

The ferroelectric memory includes a memory cell array where a plurality of memory cells with a ferroelectric capacitor are arranged, the plurality of word lines, the plurality of plate lines, and a plurality of word line driving circuits.例文帳に追加

強誘電体メモリは、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路を含む。 - 特許庁

First data being either of '1' or '0' is written in each memory cell of a semiconductor memory having a ferroelectric memory by first prescribed voltage, and imprint is performed (S004).例文帳に追加

強誘電体メモリを有する半導体記憶装置の各々のメモリセルに“１”または“０”のいずれかである第１のデータを第１の所定電圧で書き込み、インプリントさせる（Ｓ００４）。 - 特許庁

Also, by a specific combination of signals among address signals to be supplied to the memory, a memory block including a memory cell to be the object of data reading or writing is uniquely specified.例文帳に追加

また、メモリに供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。 - 特許庁

A memory core has a plurality of memory cells and sequentially outputs data read from the memory cell corresponding to the internal address in response to activation of a column selection signal at the burst read operation.例文帳に追加

メモリコアは、複数のメモリセルを有し、バースト読み出し動作時に、コラム選択信号の活性化に応答して内部アドレスに対応するメモリセルから読み出されたデータを順次出力する。 - 特許庁

The semiconductor memory circuit (1) whose layout is created in the above way has the ability of driving and voltage supplying in response to the size of the memory cell arrays (100) with a desired memory capacity.例文帳に追加

こうしてレイアウトされた半導体記憶回路（１）は、所望の記憶容量に設定されたメモリセルアレイ（１００）の規模に応じた駆動および電圧供給能力を有する。 - 特許庁