「Memory cell」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

A memory cell selecting operation is arbitrated by an arbitrating circuit 124 in a control circuit 21 in order to prevent competition with an arithmetic operation in the arithmetic circuit, and the refresh of the memory cell array is executed.例文帳に追加

この演算回路における演算操作と競合を回避するように制御回路（２１）内の調停回路（１２４）によりメモリセル選択動作を調停してメモリセルアレイのリフレッシュを実行する。 - 特許庁

To provide a semiconductor device comprising both an FMONOS memory cell and a CMOS transistor, which can increase the transistor drive current and ensure the FMONOS memory cell function.例文帳に追加

ＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにＦＭＯＮＯＳメモリセルとしての機能を確保する半導体装置を提供する。 - 特許庁

A gate insulating film 103 made of the non-conductive charge trap layer, and a memory cell region having a memory cell made of a gate electrode and source/drain diffusion layers are formed on a semiconductor substrate 101.例文帳に追加

半導体基板１０１に、非導電性電荷トラップ層からなるゲート絶縁膜１０３、ゲート電極およびソース・ドレイン拡散層とからなるメモリセルを有するメモリセル領域を形成する。 - 特許庁

To more flexibly operate a multiprocessor system in various memory configurations even with a cell, which does not have an address resolution mechanism, with that cell as a component in a distributed shared memory type multiprocessor system.例文帳に追加

分散共有メモリ型のマルチプロセッサシステムにおいて、アドレス解決機構を有しないセルであってもそのセルを構成要素として種々のメモリ構成により柔軟にマルチプロセッサシステムを運用する。 - 特許庁

To provide a semiconductor memory cell and a method of producing the same which can reduce manufacturing cost and increase integration density of a semiconductor memory cell where a storage capacitor is connected to a selection transistor (AT).例文帳に追加

ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセルの集積度を向上させながら、製造コストを低減できる半導体メモリセルおよびその製造方法を提供する。 - 特許庁

An SRAM macro 100 includes the normal operation mode for allowing an access to a plurality of memory cell array blocks and the power-down mode for floating bit lines BL and /BL of the plurality of memory cell array blocks.例文帳に追加

ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。 - 特許庁

The first circuit is for refreshing only each memory cell within the array of each phase change memory cell that is programmed to a non-crystalline state in response to a request for refresh operation.例文帳に追加

上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。 - 特許庁

Information to inhibit or approve the rewrite of a memory cell in an memory cell array 30 is set to an inhibit information setting section 60 which outputs a security signal SEQi in the unit of word lines WLi.例文帳に追加

禁止情報設定部６０には、メモリセルアレイ３０中のメモリセルの書き換えを禁止または許可する情報が設定され、ワード線ＷＬｉ単位にセキュリティ信号ＳＥＱｉが出力されている。 - 特許庁

And a current flowing in a memory cell is compared with a current flowing in a defective model in accordance with a storage state, a signal generated at the time of read-out of a memory cell is discriminated conforming to this compared result.例文帳に追加

そして、記憶状態に応じてメモリセルに流れる電流と不良モデルに流れる電流とを比較し、この比較結果にしたがってメモリセルの読み出し時の発生信号を判別する。 - 特許庁

A first two-dimensional conductor (18) extends in two dimension and crosses the upper end of the first memory cell while a second two-dimensional conductor extends in two dimension and crosses the lower end of the second memory cell.例文帳に追加

第１の第２次元導体（１８）は第２次元内に延在し、第１のメモリセルの上端と交差し、第２の第２次元導体は第２次元内に延在し、第２のメモリセルの下端と交差する。 - 特許庁

Dispersion of finished size of elements is improved in spare memory cell parts which are arranged often at a periphery part of an array, the rate of success in the case of relieving by performing replacement by a spare memory cell is improved.例文帳に追加

アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。 - 特許庁

Therefore, a true system-on-chip architecture can be formed by completely integrating 1-port memory cells having 1T and 1C DRAM cells with a 2-port memory cell having a 2T and 2C DRAM cell.例文帳に追加

これにより、１Ｔ １Ｃ ＤＲＡＭセルを備えた１ポート・メモリ・セルおよび２Ｔ ２Ｃ ＤＲＡＭセルを備えた２ポート・メモリ・セルを完全に統合して、真のシステム・オンチップ・アーキテクチャを形成することができる。 - 特許庁

Sense circuits (A1, Q1, Q2) decide a current of the memory cell (RM) by applied read-out voltage (VR), and apply a sense current indicating a current of the memory cell (RM) to the first input node (74) of the differential amplifier.例文帳に追加

センス回路(A1,Q1,Q2)は、印加される読み取り電圧(VR)によってメモリセル(Ｒ_Ｍ)の電流を決定し、メモリセル(Ｒ_Ｍ)の電流を表すセンス電流を差動増幅器の第1の入力ノード(74)に加える。 - 特許庁

First three-dimensional conductors (32 and 34) extend in three dimension, are disposed between the first memory cell and the second memory cell, and couple the first secondary conductor to the second secondary conductor.例文帳に追加

第１の第３次元導体（３２，３４）は第３次元内に延在し、第１のメモリセルと第２のメモリセルとの間に配置され、第１の第２次元導体を第２の第２次元導体に結合する。 - 特許庁

The power supply of the semiconductor device having a memory cell such as a flip-flop, a RAM or an SRAM is turned on, and a logic signal of a Hi or Lo first output from each memory cell is acquired.例文帳に追加

フリップフロップ、ＲＡＭあるいはＳＲＡＭ等のメモリセルを有する半導体装置の電源をオンにして、各メモリセルから最初に出力されるＨｉまたはＬｏの論理信号を取得する。 - 特許庁

The first volatile memory cell 201 is in a size of X in the row direction and Y1 in the column direction, and the second volatile memory cell 203 is in a size of X in the row direction and Y2 in the column direction, wherein Y1 is larger than Y2.例文帳に追加

第１の揮発性メモリセル２０１が行方向Ｘ、列方向Ｙ１の大きさであり、第２の揮発性メモリセル２０３が行方向Ｘ、列方向Ｙ２の大きさであり、かつＹ１＞Ｙ２である。 - 特許庁

Silicide layers 18 are embedded in a pair of the drain diffusion regions 14 of a memory cell MCL and source diffusion regions 15 of a memory cell MCR, and the bottom surface of the silicide layer 18 reaches a silicon oxide film 11.例文帳に追加

一対のメモリセルＭＣＬ、ＭＣＲのドレイン拡散領域１４、ソース拡散領域１５にシリサイド層１８が埋め込まれ、シリサイド層１８の底面はシリコン酸化膜１１まで達している。 - 特許庁

The variable resistance memory device has bit lines BL, a plurality of plate lines PL, and a memory cell in which a variable cell resistance Rcell and an access transistor AT are connected in series between a corresponding plate line PL and a corresponding bit line BL.例文帳に追加

ビット線ＢＬと、複数のプレート線ＰＬと、可変セル抵抗ＲcellとアクセストランジスタＡＴを、対応するプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルを有する。 - 特許庁

A second N-well that includes a PMOS of the second memory cell, is provided between the second P-well and a third P-well that includes one of NMOSs of the second memory cell and a transfer MOS.例文帳に追加

第２メモリセルのＰＭＯＳが形成された第２Ｎ型ウェルは、上記第２Ｐ型ウェル及び第２メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第３Ｐ型ウェルの間に設けられる。 - 特許庁

To provide a device for self-reference for a ferroelectric memory cell which does not depend on the secular change of a memory cell and in which a hysteresis region is utilized as much as possible to obtain reference voltage.例文帳に追加

メモリセルの経年変化に依存せずかつ参照電圧を得るためにヒステリシス領域ができるだけ利用される、強誘電体メモリセルの自己参照のための装置を提供することである。 - 特許庁

A DRAM 121 in which a semiconductor integrated circuit is incorporated in a chip is provided with a redundant memory cell array 123 for monitoring a refresh-time other than a regular memory cell array 122 storing actual data.例文帳に追加

半導体集積回路がチップ内に内蔵するＤＲＡＭ１２１に、実際のデータをストアする正規メモリセルアレイ１２２以外にリフレッシュ時間をモニタするための冗長メモリセルアレイ１２３を設ける。 - 特許庁

In the DDR-SDRAM, read-out from the memory cell by read-operation is performed synchronizing with the system clock CLK, writing in the memory cell by write-operation is performed based on the data strobe signal DQS.例文帳に追加

ＤＤＲ−ＳＤＲＡＭは、リード動作によるメモリセルからの読出しがシステムクロックＣＬＫに同期して実行し、ライト動作によるメモリセルへの書込みがデータストローブ信号ＤＱＳに基づいて実行する。 - 特許庁

Read-out of information for a selected memory cell 20 is performed by applying read-out voltage between the first signal electrode 12 and the second signal electrode 16 in the memory cell 20.例文帳に追加

選択されたメモリセル２０に対する情報の読み出しは、メモリセルにおける第１信号電極１２と第２信号電極１６との間に、読み出し電圧を印加することにより行われる。 - 特許庁

The data storage circuit includes at least one static latch circuit and a plurality of dynamic latch circuits when setting 2^k threshold voltage (k is a natural number equal to 3 or more) in each memory cell in the memory cell array.例文帳に追加

データ記憶回路は、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは３以上の自然数）の閾値電圧を設定する場合、少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路を有している。 - 特許庁

Write-in of information for a selected memory cell 20 is performed by applying write-in voltage between the first signal electrode 12 and the second signal electrode 16 in the memory cell 20.例文帳に追加

選択されたメモリセル２０に対する情報の書き込みは、メモリセル２０における第１信号電極１２と第２信号電極１６との間に、書き込み電圧を印加することにより行われる。 - 特許庁

A leak compensation circuit 4 controls the power source (memory cell power VDDM1) of the memory cell 1 of the column not selected when writing the data and all the columns when reading the data to the VDD level.例文帳に追加

リーク補償回路４は、データの書き込み時における非選択のカラム、およびデータの読み出し時における全てのカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、ＶＤＤレベルに制御する。 - 特許庁

A capacity load means connects the output terminal of the power supply circuit 113 to the decoder of the main body memory cell array 101 when the power supply circuit 113 supplies power to the ROM memory cell array 104.例文帳に追加

容量負荷手段は、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時に本体メモリセルアレイ１０１のデコーダに電源回路１１３の出力端子を接続する。 - 特許庁

To provide a technique ensuring complete erasing of data written in a memory cell and being capable of inhibiting deterioration in rewriting of data, in a semiconductor device with an MONOS type non-volatile memory cell.例文帳に追加

ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、メモリセルに書き込まれたデータの消去残りを防いで、データの書き換え劣化を抑制することのできる技術を提供する。 - 特許庁

The plurality of parameters include the first parameter P1 for reading the first content C1 from the memory cell array 4 and the second parameter P2 for reading the second content C2 from the memory cell array 4.例文帳に追加

複数のパラメータには、メモリセルアレイ４から第１のコンテンツＣ１を読み出すための第１のパラメータＰ１と、メモリセルアレイ４から第２のコンテンツＣ２を読み出すための第２のパラメータＰ２とが含まれる。 - 特許庁

When two rows and two columns are arranged for spare, a permutation decision parts 3100.1-3100.6 are arranged for each of six ways of sequence for sequentially permuting the memory cell rows with the memory cell columns.例文帳に追加

スペアロウが２本、スペアコラムが２本設けられている場合、メモリセル行とメモリセル列を順番に置換する６通り順序のぞれぞれについて、置換判定部３１００．１〜３１００．６が設けられる。 - 特許庁

In a SRAM, a PCEQH circuit 4 is arranged in a memory cell array (region A) as a first pre-charge section, and a PCEQ circuit 1 is arranged at a border region of a memory cell array as a second pre-charge section.例文帳に追加

ＳＲＡＭは、ＰＣＥＱＨ回路４が第１のプリチャージ部として、メモリセルアレイ内（領域Ａ）に配置され、ＰＣＥＱ回路１が第２のプリチャージ部として、メモリセルアレイの境界領域に配置される。 - 特許庁

A mark 20 for specifying a memory cell position is formed on the memory cell arranged near an intersection point of a word line 9 and a bit line 11 arrayed into a matrix shape.例文帳に追加

マトリックス状に配列されたワード線９とビット線１１との交点近傍に配列されるメモリセル上に、当該メモリセル位置を特定するためのマーク２０が形成されていることを特徴とする。 - 特許庁

When an address An is in a low level or a high level, a HV detecting circuit 111 judges that the main memory cell 101 is selected, when it is in a HV level, the circuit 111 judges that the spare memory cell 102 is selected.例文帳に追加

ＨＶ検出回路１１１は、アドレスＡn がローまたはハイレベルのときは本メモリセル１０１が選択されたと判断し、ＨＶレベルのときは予備メモリセル１０２が選択されたと判断する。 - 特許庁

To improve stability of a memory cell at the time of read-out operation in a SRAM having a memory cell constituted of two selection MOS transistors and two drive MOS transistors.例文帳に追加

本発明は、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることを目的とする。 - 特許庁

To provide a semiconductor memory device which has a simple configuration without requiring any redundant cell array, has no risk of delaying access time and complicating the configuration and is provided with a defective memory cell relief means.例文帳に追加

冗長セルアレイを必要としない簡単な構成であり、アクセス時間が遅延する虞もなく、構成が複雑化することもない、欠陥メモリセル救済手段を備えた半導体記憶装置を提供する。 - 特許庁

A line for transmitting a driver transistor source voltage can be individually disposed for each column and even in a single port memory cell structure, the driver transistor source voltage can be regulated for the unit of a memory cell column.例文帳に追加

各列ごとに、ドライバトランジスタソース電圧を伝達する線を個々に配設することができ、シングルポートメモリセル構造においても、メモリセル列単位でドライバトランジスタソース電圧の調整を行なうことができる。 - 特許庁

The bit line is arranged in an wiring layer above a wiring layer in which the word lines are arranged, and connected to a part of memory cell, to apply a signal read out of the selected memory cell by the word line.例文帳に追加

ビット線は、ワード線の配置された配線層よりも上配線層に配置され、一部のメモリセルに接続され、ワード線によって選択されたメモリセルから読み出された信号が印加される。 - 特許庁

The programming method of the NOR flash memory includes that data stored in a data buffer are programmed to a memory cell and during a program verification operation, a supply of current from a sense amplifier to the memory cell is controlled in accordance with the data stored in the data buffer.例文帳に追加

ＮＯＲフラッシュメモリ装置のプログラム方法は、データバッファに貯蔵されたデータをメモリセルにプログラムして、プログラム検証動作時に、前記データバッファに貯蔵されたデータに応じて感知増幅器から前記メモリセルへの電流供給を制御する。 - 特許庁

The program circuit is provided with nonvolatile memory cells 122, 124 being writable, and a logic circuit connected to the nonvolatile memory cell and outputting a different signal depending on recording contents of the nonvolatile memory cell, and the fusing process of a fuse is unnecessary.例文帳に追加

プログラム回路は、書込み可能な不揮発性メモリセル１２２、１２４と、当該不揮発性メモリセルに接続され当該不揮発性メモリセルの記録内容によって異なる信号を出力する論理回路とを備えており、ヒューズの溶断工程が不要である。 - 特許庁

To provide a semiconductor memory device capable of testing whether data read out of a memory cell are correct and whether there is a deviation between the timing where the data are read out of the memory cell and outputted to the outside and the timing where a WAIT signal is canceled.例文帳に追加

メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとＷＡＩＴ信号が解除されるタイミングとの間にずれがないかのテストを可能とする半導体記憶装置を提供する。 - 特許庁

A memory cell array 1 of a nonvolatile semiconductor memory includes a memory cell region 100, in which an electric writing and an erasing are made possible, a region 101, in which no writing is made possible (always erasing), and a region 102, in which an erasing is made impossible (always writing).例文帳に追加

不揮発性半導体記憶装置におけるメモリセルアレイ１は、電気的に書込と消去とが可能なメモリセル領域１００と、書込不可能な（常時消去）領域１０１と、消去不可能な（常時書込）領域１０２とを含む。 - 特許庁

A memory cell formed in a memory cell region has a memory gate electrode MG formed in a side wall shape on a side wall of a control gate electrode CG with a potential barrier film EV1, a charge storage film EC, and a potential barrier film EV2 interposed.例文帳に追加

メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

On the second mode, readout circuit RC reads out the complementary data of the first and second memory cells MC1, MD1 by comparing the detection current flowing into the first memory cell MC1 from the differential signal amplifier section CM1 and the detection current flowing into the second memory cell MD1.例文帳に追加

第２のモードでは、差動信号増幅部ＣＭ１から第１のメモリーセルＭＣ１に流れる検出電流と第２のメモリーセルＭＤ１に流れる検出電流を比較することで第１、第２のメモリーセルＭＣ１、ＭＤ１の相補データを読み出す。 - 特許庁

And the column selecting section 27 selects one memory cell column in a first mode, and connects a bit line BL or BL# connected to one selecting memory cell and reference data lines DLr0, DLr1 connected to the dummy memory cells to a data read-out circuit 60.例文帳に追加

列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。 - 特許庁