「Memory cell」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

To provide a manufacturing method for a ferroelectric non-volatile semiconductor memory capable of effectively preventing the characteristic deterioration of a memory cell and peeling from an electrode of a ferroelectric layer even when heat is applied to the memory cell in a manufacturing process.例文帳に追加

製造プロセスにおいてメモリセルに熱が加えられた場合にあっても、メモリセルの特性劣化や強誘電体層の電極からの剥離を効果的に防止し得る強誘電体型不揮発性半導体メモリの製造方法を提供する。 - 特許庁

To provide a semiconductor nonvolatile memory cell which includes a charge storage layer and has high current efficiency, and to provide a semiconductor nonvolatile memory which facilitates integration of the semiconductor nonvolatile memory cell and a peripheral element and has high yield and reliability.例文帳に追加

電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルと、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリを提供する。 - 特許庁

To provide a non-volatile semiconductor memory in which deteriora tion of a memory cell can be detected accurately and appropriate care for suppressing progress of deterioration can be performed for the deteriorated memory cell.例文帳に追加

情報消去回数からメモリセルの劣化検出を行う従来の不揮発性半導体記憶装置では、前記メモリセルの実際の劣化状況を知ることができないため、該劣化を高精度に検出して、その進行を適切に抑制することが難しい。 - 特許庁

A memory cell selected to have one of a plurality of states is programmed in multibit data, and a programmed memory cell belonging to a predetermined area of a threshold voltage distribution where the programmed memory cells of the respective states is detected.例文帳に追加

複数の状態のうちのいずれか１つを有するように選択されたメモリセルがマルチビットデータにプログラムされ、前記各状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルが検出される。 - 特許庁

After the execution of this operation step at least one time, a disturbance protection process in which voltage is impressed in the electric field direction not to invert memory data of each ferroelectric memory cell 18 to each of a plurality of ferroelectric memory cell 18 is performed.例文帳に追加

この動作工程が少なくとも１回実施された後に、複数の強誘電体メモリセル１８の各々に、各々の強誘電体メモリセル１８の記憶データを反転させない電界方向に電圧を印加するディスターブ防止工程を実施する。 - 特許庁

The memory is provided with a first resistive memory cell, a current source configured to supply an input current indicating a desired resistance value of the first memory cell, and a current mirror that mirrors the input current to supply an output current.例文帳に追加

メモリは、第１の抵抗メモリセルと、上記第１のメモリセルの所望の抵抗値を示す入力電流を供給するように構成された電流源と、上記入力電流を鏡映して出力電流を供給するカレントミラーとを備えている。 - 特許庁

To provide a semiconductor memory device, in which the increasing of chip size can be prevented and an arranging method for the device by preventing the increment of the number of column selection signal lines arranged between memory cell array blocks, even if the capacity of a memory cell array block is increased.例文帳に追加

メモリセルアレーブロックの容量が増加してもメモリセルアレーブロック間に配置されるコラム選択信号ラインの数が増加しないようにすることによりチップサイズの増加を防止できる半導体メモリ装置並びに装置の配置方法を提供する。 - 特許庁

The memory cell array that can reduce the influence of the signals of nonselected memory cells connected to the readout-side bit line of a selected memory cell can be provided by providing a plurality of bit lines which are connected conventionally to the source regions without making the bit lines common.例文帳に追加

従来、ソース領域に接続されているビット線を共通化せず複数設けることにより、選択したセルの読み出し側のビット線に接続されている非選択セルの信号の影響を小さくすることができるセルアレイを提供できる。 - 特許庁

To provide a sense amplifier circuit for a memory cell array arranged in a matrix, capable of accurately reading a data value stored in each memory cell even when noise is applied, and to provide a semiconductor memory device including the sense amplifier.例文帳に追加

ノイズが印加されたとしても各メモリセルに記憶されているデータ値を的確に読み出して出力することができるマトリクス状に配列されたメモリセルアレイに対するセンスアンプ回路及びそれを有する半導体記憶装置を提供すること。 - 特許庁

The driving method of a nonvolatile memory device includes: a step in which a structural position of a memory cell to be driven is determined; and a step in which driving is made under driving conditions, which correspond to the distribution of threshold voltages which belong to the memory cell, according to the result of the determination.例文帳に追加

不揮発性メモリ装置の駆動方法は、駆動されるメモリセルの構造的な位置を判別するステップと、前記判別結果により、前記メモリセルに属したしきい電圧の分布に応じる駆動条件で駆動するステップと、を含む駆動方法。 - 特許庁

This device is provided with a memory cell array 1 in which memory cells storing fuse data are arranged, a register 8 for fuse storing fuse data read out from the memory cell and a reference voltage circuit 9 consisting of a differential amplifier for generating reference voltage.例文帳に追加

ヒューズデータが記憶されているメモリセルが配置されているメモリセルアレイ１と、メモリセルから読み出したヒューズデータを格納するヒューズ用レジスタ８と、差動増幅器を有して構成された、基準電圧を発生する基準電圧回路９とを具備する。 - 特許庁

In the semiconductor integrated circuit device, having memory cells, the memory cells are the same, a p-type channel MISFET and n-type channel MISFET constituting a memory cell constituted of a power feed portion to each formed well regions by a common cell topology.例文帳に追加

メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。 - 特許庁

The associative memory device is provided with an SRAM memory cell comprised of two inverters in which input and output are connected each other, and associative memories S1 to S4 having a matching circuit for detecting matching between data stored in the SRAM memory cell and retrieved data.例文帳に追加

入力と出力とが相互に接続された２個のインバータからなるＳＲＡＭメモリセルと、該ＳＲＡＭメモリセルに記憶されたデータと検索データとの一致検出を行う一致検出回路とを有する連想メモリＳ１〜Ｓ４を備える。 - 特許庁

To provide a semiconductor integrated circuit which can use an unused arbitrary address area of a memory area as a redundant cell without adding especially the redundant cell to the memory area and can relax a critical path at selection time of a redundant cell.例文帳に追加

メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することができ、冗長セル選択時のクリティカルパスを緩和し得る半導体集積回路を提供する。 - 特許庁

The three-dimensional nonvolatile semiconductor memory comprises: a memory cell array 2 with multiple memory cells stacked on a semiconductor substrate and multiple first conductive layers connected with the multiple memory cells; a dummy laminate structure 13 with multiple second conductive layers stacked on the semiconductor substrate and surrounds the memory cell array 2; and a metal layer 23A arranged on the memory cell array 2 and the dummy laminate structure 13.例文帳に追加

実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。 - 特許庁

To provide a phase change type nonvolatile memory operated surely and easily as a storage device by solving a basic problem of a phase change type nonvolatile memory (Ovonic-memory) using phase change materials as a storage cell.例文帳に追加

相変化材料を記憶セルとして用いる相変化型不揮発性記憶装置（Ovonic-memory）の原理的問題点を解決し、記憶装置として確実且つ容易に動作する相変化型不揮発性記憶装置を提供することを目的とする。 - 特許庁

Then, in a second step (S2), the memory check circuit 2 performs the memory check of a memory cell in a work area 42, and a processor 1 starts transferring system program data in a second nonvolatile memory 6 to the storage area 41.例文帳に追加

そして、第２ステップＳ２として、メモリチェック回路２により、ワーク領域４２のメモリセルについてメモリチェックを行うとともに、プロセッサ１により、第２不揮発性メモリ６内のシステムプログラムデータの、格納領域４１への転送を開始する。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array including a plurality of memory cells to store N value data (N being an integer equal to or larger than 3); and a writing circuit configured to repeatedly execute a writing cycle on a plurality of memory cells until data writing is finished.例文帳に追加

Ｎ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のメモリセルに対して書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

To provide a semiconductor memory and a method of manufacturing the semiconductor memory which reduces a write/erase operating voltage for stack type memory cells to obtain a highly integrated memory cell structure and the reduction of power consumption.例文帳に追加

スタック型メモリセルの書き込み／消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。 - 特許庁

The nonvolatile semiconductor memory device 1B includes a memory plane 110 of which the plurality of memory cells are arrayed in a bit line direction B and a word line direction W and also a memory cell objective for control is specified by a row decoder 101 and a column decoder.例文帳に追加

不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。 - 特許庁

To provide a phase change type nonvolatile memory operated surely and easily as a storage device by solving a basic problem of a phase change type nonvolatile memory (Ovonic memory) using phase change materials as a storage cell.例文帳に追加

相変化材料を記憶セルとして用いる相変化型不揮発性記憶装置（Ovonic-memory）の原理的問題点を解決し、記憶装置として確実且つ容易に動作する相変化型不揮発性記憶装置を提供することを目的とする。 - 特許庁

The block B includes the memory PHY, and a signal level holding cell provided between the memory controller and the memory PHY, for fixing an output signal from the memory controller to a predetermined level during the power-saving mode.例文帳に追加

ブロックＢには、メモリーＰＨＹと、前記メモリーコントローラー及び前記メモリーＰＨＹの間に設けられ、省電力モード中に前記メモリーコントローラーからの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。 - 特許庁

Even when gm degradation is generated in each of the memory cells and memory current of each of the memory cells is decreased, since the tatal current is equivalent to that of a memory cell in which gm degradation is not generated, the reduction of the read-out speed is suppressed.例文帳に追加

メモリセルＭ０００，Ｍ００１の個々はｇｍ劣化が生じメモリ電流が少なくなっていても、総電流は、ｇｍ劣化を起こしていないメモリセルのメモリ電流と同程度になるので、読み出し速度の低下が抑制される。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

A memory cell information generation part 2 acquires physical terminal coordinates, physical terminal names, logical terminal names and layout data of memory cells, and correspondingly identifies parasitic elements parasitizing the wiring of the memory cells and generates memory cell information including the physical terminal names and representing physical properties of and connection relationships between internal and parasitic elements of the memory cells.例文帳に追加

メモリセル情報生成部２は、メモリセルの物理端子座標、物理端子名および論理端子名とレイアウトデータを取得して、これらに基づいて、メモリセルの配線に寄生する寄生素子の特定と、物理端子名を含みメモリセルの内部の素子および寄生素子についての物性および接続関係を表わしたメモリセル情報の生成とを行なう。 - 特許庁

Connection control information 321-325 is prestored in a burst access memory 32 and a memory controller 27 collectively reads out the connection control information corresponding to a received cell to a memory buffer 28 by continuously performing access to the memory 32 and collectively writes the information in the burst access memory 32 after protocol processing needed for the received cell.例文帳に追加

コネクション制御情報３２１〜３２５をバーストアクセスメモリ３２に記憶しておき、バーストメモリコントローラ２７によるメモリの連続アクセスによって、受信セルと対応するコネクション制御情報を一括してメモリバッファ２８に読み出し、受信セルに必要なプロトコル処理を実行した後、コネクション制御情報を一括してバーストメモリに書き込む。 - 特許庁

The method includes: issuing a transfer command from the remote device to request transferring a set of data to the second memory space; temporarily storing the set of data in a first memory cell pending a transfer to the second memory space; and appending the set of data to other sequential data in the first memory cell to obtain a transfer data block of a predetermined size for transfer to the second memory space.例文帳に追加

この方法は一組のデータの第２のメモリスペースへの転送を要求する転送コマンドを遠隔装置から出し、データセットを第１のメモリセル内に一時的に格納して第２のメモリスペースへの転送を待ち、データセットを第１のメモリセル内の他の逐次データに付与して第２のメモリスペースへ転送する適切なサイズの転送データブロックを得るステップを含む。 - 特許庁

A DRAM 1, which is the semiconductor storage device where data is read by comparing the potential of a memory cell with the reference potential of a reference cell, is provided with a bit line 14, a bit line 16, a reference cell 20, and a reference cell 30.例文帳に追加

ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、ビット線１４、ビット線１６、リファレンスセル２０、およびリファレンスセル３０を備えている。 - 特許庁

The ONT 12 calculates a transmission period of the alarm notice cell to the OLT 10 on the basis of the alarm notice cell storage amount included in the back pressure control cell and the preceding alarm notice cell storage amount stored in a memory 43.例文帳に追加

ＯＮＴ１２では、バックプレッシャー制御セルに含まれる警報通知セル蓄積量と、メモリ４３に保存された前回の警報通知セル蓄積量とから、ＯＬＴ１０への警報通知セルの送出周期を算出する。 - 特許庁

The power supply control circuit supplies the first power supply voltage to the regular cell array and the second power supply voltage to the redundant cell array when the redundant cell array is not used during the normal operation for allowing access to the memory cell.例文帳に追加

電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイに第２電源電圧を供給する。 - 特許庁

A nonvolatile semiconductor memory device 10 comprises: a memory cell array 11 having multiple pages which are provided in a common semiconductor region and respectively including multiple electrically-rewritable memory cells; a control circuit 23 for applying erasing operation to a selected page; and a verification circuit 18 for determining whether or not the memory cell array 11 has an excessively-erased memory cell after the erasing operation.例文帳に追加

不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。 - 特許庁

The semiconductor storage device 100 comprises a memory cell array MCA including memory cells MC arranged in a matrix form, a plurality of word lines WL connected to the memory cells MC of each row in the memory cell array MCA, and a counter cell array CCA which includes counter cells prepared correspondingly to each word line, and stores the frequency of activating the word lines WL for reading the data of the memory cells MC.例文帳に追加

半導体記憶装置１００は、マトリクス状に配置されたメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの各行のメモリセルＭＣに接続された複数のワード線ＷＬと、ワード線ＷＬの各々に対応して設けられたカウンタセルＣＣを含み、メモリセルＭＣのデータを読み出すためにワード線ＷＬを活性化させた回数を記憶するカウンタセルアレイＣＣＡとを備えている。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array including nonvolatile memory cells, a sense amplifier for verifying discriminating data of the memory cell array at program operation, a data input buffer receiving data from the outside, and a coincidence/noncoincidence determination circuit determining whether an input password inputted to the data input buffer from the outside coincides with a readout password read from the memory cell array and determined by the sense amplifier for verifying or not.例文帳に追加

不揮発性半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、プログラム動作時にメモリセルアレイのデータを判定するベリファイ用センスアンプと、外部からのデータを受け取るデータ入力バッファと、外部からデータ入力バッファに入力される入力パスワードとメモリセルアレイから読み出されベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路を含む。 - 特許庁

A bit line BL of a memory cell array 11 is selected by a column gate 12, and connected to a sense amplifier 13.例文帳に追加

メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁

To provide a memory cell excellent in data holding characteristics and writing characteristics and configurable with a simple circuit.例文帳に追加

データ保持特性及び書き込み特性に優れ、簡単な回路で構成し得るメモリセルを提供する。 - 特許庁

The second conductive interlayer insulating film 6 and the second conductive layer 7 are interconnected in common with the neighboring memory cell column.例文帳に追加

導電層間絶縁膜６、第二導電層７は、隣接するメモリセルカラムに共通の配線となる。 - 特許庁

Address input terminals (252a, 252b) are arranged for first and second memory cell arrays (1, 2) separately.例文帳に追加

第１および第２のメモリアレイ（１、２）に対し別々にアドレス入力端子（２５２ａ、２５２ｂ）を配置する。 - 特許庁

A semiconductor device is provided with a peripheral circuit region, which is connected with a memory cell region for storing information.例文帳に追加

半導体装置は、情報を記憶するメモリセル領域に接続される周辺回路領域を備える。 - 特許庁

To provide a semiconductor storage device in which efficiency for relieving a defective part of a memory cell can be improved.例文帳に追加

メモリセルの不良部分を救済する効率を向上できる半導体記憶装置を提供すること。 - 特許庁

To detect a standby-current-defective but normally-operable memory cell and repair standby current abnormality.例文帳に追加

スタンバイ電流不良でありかつ動作正常のメモリセルを検出し、スタンバイ電流異常を救済する。 - 特許庁

The error detection circuit 13 outputs a detection signal COMPRERR, when the memory cell is of poor quality.例文帳に追加

エラー検出回路１３は、メモリセルが不良の場合に、検知信号ＣＯＭＰＥＲＲを出力する。 - 特許庁

Each battery pack comprises a memory device that stores characteristic data indicating the characteristic of the secondary battery cell.例文帳に追加

各々のバッテリパックは、二次電池セルの特性を示す特性データを記憶する記憶装置を有する。 - 特許庁

Thus, the element isolation region for the memory cell region and the one for the peripheral circuit region can be formed.例文帳に追加

このことにより、メモリセル領域用と周辺回路領域用の素子分離領域が形成できる。 - 特許庁

Furthermore, a memory cell 11 and the like are located in an internal circuit region 10 of the flip-chip integrated circuit 1.例文帳に追加

さらに、フリップチップ集積回路１の内部回路領域１０にはメモリセル１１などが存在している。 - 特許庁