「N-source」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A fourth n-channel MOSFET (Mn4) has a source terminal and a back gate terminal connected to each other.例文帳に追加

第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）は、ソース端子とバーグゲート端子間が接続されている。 - 特許庁

The fin layer 4 is formed to connect the P^+ common source semiconductor layer 2 and N^+ common source semiconductor layer 3 to each other.例文帳に追加

フィン層４は、Ｐ^＋共通ソース半導体層２とＮ^＋共通ソース半導体層３とを接続するように形成されている。 - 特許庁

The source electrode of a switching element 36 and the N^+ polysilicon part of the optical sensor 51 are made to be a common source electrode 41.例文帳に追加

スイッチ素子３６のソース電極および光センサ５１のＮ^＋ポリシリコン部とを共通のソース電極４１とする。 - 特許庁

The control circuit 11 forms a source follower by the N-type MOS transistor Q12 and a constant current source I2 being the load.例文帳に追加

制御回路１１は、Ｎ型のＭＯＳトランジスタＱ１２と、その負荷である定電流源Ｉ２によりソースフォロアを形成している。 - 特許庁

To provide a power MOS transistor which reduces contact resistances of a miniaturized N+ type source layer and a source electrode.例文帳に追加

微細化されたＮ＋型ソース層とソース電極のコンタクト抵抗が低減されたパワーＭＯＳトランジスタの実現を図る。 - 特許庁

An external power source 42 supplies the source voltage V to each of the plurality of bonding pads 4-1 to 4-(n+1) in the product state.例文帳に追加

外部電源４２は、製品時に複数のボンディングパッド４−１〜４−（ｎ＋１）の各々に電源電圧Ｖを供給する。 - 特許庁

Also, each N-source layer 5 is formed ladder-like and is connected with a source electrode 16, only via its lateral sash bar portions.例文帳に追加

また、Ｎソース層５が、梯子状であってその横桟部を通じてのみ、ソース電極１６へ接続されている。 - 特許庁

A source electrode 13 comes into contact with n+ source regions 7a and 7b and a p+ body region 8 through contact holes 12.例文帳に追加

ソース電極１３はコンタクトホール１２を通してｎ^+ 型ソース領域７ａ，７ｂおよびボディーｐ^+ 型領域８と接している。 - 特許庁

On the top surface side of the N-type silicon substrate 1, a source electrode is arranged in contact with the source region through a contact hole.例文帳に追加

Ｎ型シリコン基板１の表面側においてコンタクトホールを通してソース領域と接するようにソース電極が配置されている。 - 特許庁

A contact wiring 120, for electrically connecting one of the n^+-type source/drain region to one of the p^+-type source/drain region, is formed.例文帳に追加

ｎ^+ 型ソース／ドレイン領域の一方とｐ^+ 型ソース／ドレイン領域の一方とを電気的に接続するコンタクト配線１２０が形成されている。 - 特許庁

A source electrode S is provided to be joined to the p type base region 4 and n+type source region 5.例文帳に追加

ｐ型ベース領域４及びｎ＋型ソース領域５に接合するようにソース電極Ｓが設けられている。 - 特許庁

A precursor is prepared by subjecting zinc oxide (ZnO) and a nitrogen source or a sulfur source to mechanochemical treatment and heat-treated to dope zinc oxide (ZnO) with nitrogen (N) or sulfur (S).例文帳に追加

酸化亜鉛（ＺｎＯ）と窒素源または硫黄源とをメカノケミカル処理することにより前駆体を作製する。 - 特許庁

A source-follower circuit is used for an offset circuit and an N channel type element is used as a source-follower TR.例文帳に追加

オフセット回路にソ−スフォロワ回路を使用し、かつソ−スフォロワトランジスタとしてＮチャネル型素子を用いる。 - 特許庁

The gate of an N-MOS TR M4 is connected to the gate of the TR M1 and the source is connected to the source of the TR M1.例文帳に追加

Ｎ−ＭＯＳトランジスタＭ４のゲートはトランジスタＭ１のゲートに、それのソースはトランジスタＭ１のソースに接続されている。 - 特許庁

By the composition, as the result, the current value of the first stage current source 631 is copied on N×M pieces of the third current source 633.例文帳に追加

この構成により、結果として第１段電流源６３１の電流値は、Ｎ×Ｍ個の第３段電流源６３３にコピーされることになる。 - 特許庁

A tail node N comprises the connection part between the source of the NMOS transistors M1, M2, M3, M4 and the constant current source I.例文帳に追加

また、ｔａｉｌノードＮは、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースと定電流源Iとの接続部を構成している。 - 特許庁

When the response packet is received within the fixed time, the CPU 2 detects that the power source is not in the state with the power source turned off (S46; N) and terminates the process.例文帳に追加

応答パケットを一定時間内に受信した場合、電源オフの状態でないと検知し（Ｓ４６；Ｎ）、処理を終了する。 - 特許庁

More specifically, the contact area between the N+ type source layer 7 of the sense cell Se and a sense side source electrode film 31 is smaller than the contact area between the N+ type source layer 7 of the main cell Ma and a main side source electrode film 21.例文帳に追加

つまり、センスセルＳｅのＮ＋型ソース層７とセンス側ソース電極膜３１とのコンタクト面積が、メインセルＭａのＮ＋型ソース層７とメイン側ソース電極膜２１とのコンタクト面積よりも小さくなっている。 - 特許庁

In a source driver S group consisting of source drivers S1 to Sn, the input - output terminal SPD1 of the start pulse signal (SPD) of the source driver S1 and the input - output terminal SPD2 of the SPD of the source driver Sn are both connected and the SPD is supplied to both terminals.例文帳に追加

ソースドライバＳ(1) …Ｓ(n) からなるソースドライバＳ群において、ソースドライバＳ(1) のスタートパルス信号(SPD) の入出力端子SPD1と、ソースドライバＳ(n) のSPD の入出力端子SPD2とを共に接続し、両方にSPD を供給する。 - 特許庁

The arithmetic processing part adds '1' to the variable (n), when a source key instructing the switch of the audio source is discriminated to have been depressed (step S34) and discriminates whether the n-th source in the source selection table is a 'table terminal' (step S35).例文帳に追加

演算処理部は、オーディオソースの切り換えを指示するソースキーが押下されたと判別すると、変数ｎに１を加算し（ステップＳ３４）、ソース選択テーブルにおけるｎ番目のソースが「テーブル終端」であるか否かを判別する（ステップＳ３５）。 - 特許庁

Thus, a contact part to a source electrode 9 in the second region 4b of the n^+type source region 4 is prevented from disappearing, to suppress increase in contact resistance between the n^+ type source region 4 and the source electrode 9.例文帳に追加

したがって、ｎ^+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止でき、ｎ^+型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。 - 特許庁

The method obtains a position of a sound source, and obtains a time varying convolution matrix from the sound source to each of observation points (H(p(k), n)) for converting a sound source signal vector (s) into observation signal vector (x(n)) for a plurality of observation points at each of the observation points as a function of the position of the sound source.例文帳に追加

本方法は、音源の位置を求め、前記音源の位置の関数として、音源信号ベクトル（ｓ）を複数の観測点のそれぞれの観測点における観測信号ベクトル（ｘ（ｎ））に変換する、前記音源から前記それぞれの観測点までの時変畳み込み行列（Ｈ(p(ｋ), ｎ)）を求める。 - 特許庁

When an n+ type source region 4 is formed through ion implantation, an n+ type semiconductor substrate 1 is rotated about the normal of the n+-type semiconductor substrate 1 as the rotational axis, and further ion implantation is carried out obliquely.例文帳に追加

ｎ^+ 型ソース領域４の形成をイオン注入によって形成する際に、ｎ^+ 型半導体基板１の法線を軸としてｎ^+ 型半導体基板１を回転させ、さらにイオン注入を斜めにして行う。 - 特許庁

The semiconductor device 100 comprises an n^+ source region 31, a p^- body region 41, an n^- drift region 12, and an n^+ drain region 11, successively starting from the upper surface side.例文帳に追加

半導体装置１００は，上面側から順に，Ｎ^+ ソース領域３１，Ｐ^- ボディ領域４１，Ｎ^- ドリフト領域１２，Ｎ^+ ドレイン領域１１を有している。 - 特許庁

The first source/drain region includes a first n-type impurity layer and a second n-type impurity layer having an impurity concentration higher and a depth shallower than those of the first n-type impurity layer.例文帳に追加

そして、第１のソース・ドレイン領域が、第１のｎ型不純物層と、第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備えている。 - 特許庁

A base P region 30, a source N^+ region 31, and a drain N^+ region 32 are formed on the top layer of the main surface 3a of an N^- silicon layer 3.例文帳に追加

Ｎ^-シリコン層３における主表面３ａでの表層部にベースＰ領域３０、ソースＮ^+領域３１、ドレインＮ^+領域３２が形成されている。 - 特許庁

The N+-type first drain layer 11 and the second drain layer 3 are integrated to become a deeper n+-type layer than an n+-type source layer 10, and its volume is increased.例文帳に追加

Ｎ＋型の第１ドレイン層１１と第２ドレイン層３は、一体されてＮ＋型ソース層１０より深いＮ＋層となり、その体積が増加する。 - 特許庁

The semiconductor device 100 includes an n^+ source region 31, an n^+ drain region 11, a p^- body region 41, a p^- floating body region 42, and an n^- drift region 12.例文帳に追加

半導体装置１００は，Ｎ^+ ソース領域３１，Ｎ^+ ドレイン領域１１，Ｐ^- ボディ領域４１，Ｐ^- フローティングボディ領域４２およびＮ^- ドリフト領域１２を備えている。 - 特許庁

A field effect transistor including N-extension areas 3a and 3b, an N+drain area 2, an N+source area 4 and the gate electrode 6 is formed on the surface of a silicon substrate 1.例文帳に追加

シリコン基板１の表面には、Ｎ−エクステンション領域３ａ、３ｂ、Ｎ＋ドレイン領域２、Ｎ＋ソース領域４およびゲート電極６を含む電界効果型トランジスタが形成されている。 - 特許庁

Meanwhile, an n+ diffusion region 12b of the source electrode and an n+ diffusion region 13b of the drain region are formed by injecting a high-concentration n-type impurity into the simultaneously provided contact holes.例文帳に追加

なお、ソース電極のｎ＋拡散領域１２ｂとドレイン電極のｎ＋拡散領域１３ｂは、同時に設けたコンタクトホールに高濃度のｎ型不純物を注入して形成する。 - 特許庁

A sound source separating section 11 separates and extracts as the first to n-th unit acoustic signals from the first to n-th sound sources which are located in the first to n-th directions from detection signals of plural microphones.例文帳に追加

音源分離部１１は、複数のマイクロホンの検出信号から第１〜第ｎの方向に位置する第１〜第ｎの音源からの音響信号を第１〜第ｎの単位音響信号として分離抽出する。 - 特許庁

A p-type well layer 4, an n-type buffer layer 7 and an n-type diffusion layer 20 are formed by impurity diffusion on the surface of the n-type active layer 3 between a source electrode 9 and a drain electrode 11.例文帳に追加

ソース電極９及びドレイン電極１１間で、ｎ^- 型活性層３の表面には、ｐ型ウエル層４、ｎ型バッファ層７、及びｎ型拡散層２０が不純物拡散により形成される。 - 特許庁

An n-type semiconductor layer 3, p^+-well region 5, n^++-type source region 6, p^++-type base contact region 7 are formed surrounding the n^++-type drain region 4 in a flat plane.例文帳に追加

平面形状において、ｎ形半導体層３、ｐ^＋形ウェル領域５、ｎ^＋＋形ソース領域６、ｐ^＋＋形ベースコンタクト領域７がｎ^＋＋形ドレイン領域４を囲むように形成されている。 - 特許庁

This semiconductor device has a p type well region 4 and an n+ drain region 2 isolated and formed in an n type semiconductor layer 1 on an insulating layer 11 and an n+ source region 3 formed in the p type well region 4.例文帳に追加

絶縁層１１上のｎ形半導体層１内には、ｐ形ウェル領域４と、ｎ^^^+形ドレイン領域２とが離間して形成され、ｎ^+形ソース領域３がｐ形ウェル領域４内に形成されている。 - 特許庁

The n+Si layer 109 is separated into the n+Si layer 109a that reaches the drain electrode 115a and the n+Si layer 109b that reaches the source electrode 115b by an isolation groove reaching the a-Si:H layer 108.例文帳に追加

ｎ＋Ｓｉ層１０９は、ａ−Ｓｉ：Ｈ層１０８まで達する分離溝によって、ドレイン電極１１５ａに導通するｎ＋Ｓｉ層１０９ａとソース電極１１５ｂに導通するｎ＋Ｓｉ層１０９ｂとに分離されている。 - 特許庁

In the surface area of an N-type drain drift region 20, an N^+- type drain region 17 and a P-type well region 18 surrounding an N^+-type source region are formed.例文帳に追加

Ｎ形ドレインドリフト領域２０の表面領域にＮ^＋型のドレイン領域１７と、Ｎ^＋形のソース領域を包囲するＰ形のウェル領域１８を形成する。 - 特許庁

An n^+ diffusion region 61 becoming a p^- base region 62 and a source region is formed on the bottom of the trench 51 and an n^+ diffusion region 58 becoming a drain region is formed in the n^- diffusion region 60.例文帳に追加

トレンチ５１の底部にｐ^-ベース領域６２とソース領域となるｎ^+拡散領域６１を形成し、ｎ^-拡散領域６０にドレイン領域となるｎ^+拡散領域５８を形成する。 - 特許庁

Thereafter, n-type impurity ions are implanted through the insulating film 17 and the side walls 16a and 16b as mask, so as to form n-type source regions 19a and 19c and an n-type drain region 19b.例文帳に追加

その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物のイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。 - 特許庁

An undoped GaN layer 2, an n-type AlGaN drain layer 3, an n-type GaN layer 4, a p-type GaN channel layer 5, and an n-type GaN source layer 6 are formed on a sapphire substrate 1.例文帳に追加

サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が形成されている。 - 特許庁

The nitride semiconductor laminated structure 2 is formed of a lamination consisting of an n^+-type GaN drain layer 6, an n^--type GaN drift layer 7, a p-type GaN channel layer 4 and an n^+-type GaN source layer 5.例文帳に追加

窒化物半導体積層構造部２は、ｎ^+型ＧａＮドレイン層６と、ｎ^-型ＧａＮドリフト層７と、ｐ型ＧａＮチャネル層４と、ｎ^+型ＧａＮソース層５とを積層して形成されている。 - 特許庁

An n^+-embedding layer 31 is formed in a p^--substrate 200 so as to contact the bottom surface of the n-type impurity region 121 while covering at least the lower part of the n^+-type source region 133.例文帳に追加

ｎ^+埋め込み層３１は、少なくともｎ^+型ソース領域１３３の下方を覆いつつ、ｎ型不純物領域１２１の底面に接してｐ^-基板２００内に形成されている。 - 特許庁

While a P-channel type MISFET is covered by a mask layer RM, ion (at least one of F, Si, C, Ge, Ne, Ar, and Kr is included) is implanted into an N-type source region and an N-type drain region of N-channel type MISFET.例文帳に追加

マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。 - 特許庁

The output circuit of a source driver is provided with first to n-th voltage generators, first to n-th switch sections, first to n-th sub switch sections and a voltage generating section.例文帳に追加

ソースドライバーの出力回路は、第１ないし第ｎ電圧発生装置と、第１ないし第ｎスイッチ部と、第１ないし第ｎサブスイッチ部及び電圧発生部とを備えることを特徴とする。 - 特許庁

In this cathode film 24, a portion contacting the n^-SiC substrate 29 is formed as a high-density n^+ buffer area 25, a p-base area 27 is formed next to this buffer area and an n+ source area 26 is formed to this base area.例文帳に追加

このカソード膜２４において、ｎ^-ＳｉＣ基板２９と接触する部分が高濃度のｎ^+バッファ領域２５となり、その隣にｐベース領域２７を形成し、さらにその隣にｎ^+ソース領域２６を形成する。 - 特許庁

While a p-channel MISFET is covered with a mask layer RM, ion (including at least a kind of F, Si, C, Ge, Ne, Ar, and Kr) is implanted to the n-type source region and n-type drain region of n-channel MISFET.例文帳に追加

マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。 - 特許庁