「N-source」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A pixel adding section 102 defines photoelectric conversion information outputted from the imaging device 101 as a source image and adds pixel data of M×N ( wherein M, N are natural numbers) pixels in the same color constituting the source image to produce one piece of pixel data, thereby producing a decremental image having 1/(M×N) number of pixels of the source image.例文帳に追加

画素加算部１０２は、撮像素子１０１から出力される光電変換情報を原画像として、当該原画像を構成する同色のＭ×Ｎ個（ただし、Ｍ，Ｎは自然数）の画素の画素データを加算して１つの画素データを生成することにより、当該原画像の１／（Ｍ×Ｎ）の画素数をもつ減数画像を生成する。 - 特許庁

A vertical field effect transistor 40 has an n-Si layer 14 which is epitaxially grown on an n+-silicon substrate 12, a p-base diffusion layer 16 formed on the surface of the n-Si layer and an n+ source diffusion layer 18 formed on the inner side of the p-base diffusion layer on the surface of the n-Si layer.例文帳に追加

本縦型電界効果トランジスタ４０は、ｎ^+ シリコン基板１２上にエピタキシャル成長させたｎ−Ｓｉ層１４と、ｎ−Ｓｉ層の表面部に形成されたｐ−ベース拡散層１６と、ｎ−Ｓｉ層の表面部でｐ−ベース拡散層の内側に形成されたｎ^+ ソース拡散層１８とを備える。 - 特許庁

The n-type high-density region HR has higher n-type impurity density than the n^- epitaxial layer EP, is disposed between the p-type back gate region BG and n-type drain region DR, and has peak density at a deeper position from the principal surface 12 than a pn junction portion of the p-type back gate region BG and n^+ source region SR.例文帳に追加

ｎ型高濃度領域ＨＲは、ｎ^-エピタキシャル層ＥＰよりも高いｎ型不純物濃度を有し、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置し、かつｐ型バックゲート領域ＢＧとｎ^+ソース領域ＳＲとのｐｎ接合部よりも主表面１２から深い位置にピーク濃度を有している。 - 特許庁

The source line SL of a memory cell Trm formed in the N well of a memory cell array 11 is connected commonly to a column source line CSL being a source line in a block and a block source source line BSL in common, and is connected to a source line MSL outside the block via a block source select gate BSSG.例文帳に追加

メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。 - 特許庁

A drive circuit in N-channel metallic oxide film semiconductor(NMOS) includes a boost gate stack formed on a substrate and having source and drain formed in low density N-type implantation step, and an N-drive circuit joined with the boost gate stack.例文帳に追加

Ｎチャネル金属酸化膜半導体（ＮＭＯＳ）ドライブ回路（およびそれを作る方法）は、基板に形成された、低濃度Ｎ型打込みで形成されたソースおよびドレインを有するブースト・ゲート・スタック、およびそのブースト・ゲート・スタックに結合されたＮドライブ回路を含む。 - 特許庁

In a vertical semiconductor apparatus 1, an N-type epitaxial layer 12, a P-type base layer 13 and an N^+-type source layer 14 are overlaid on an N^+-type silicon substrate 11 to form a trench gate electrode 19 reaching the epitaxial layer 12.例文帳に追加

縦形の半導体装置１において、Ｎ^＋型のシリコン基板１１上に、Ｎ型のエピタキシャル層１２、Ｐ型のベース層１３及びＮ^＋型のソース層１４を形成し、エピタキシャル層１２まで到達するトレンチゲート電極１９を形成する。 - 特許庁

Moreover, an n-type floating diffusion 33, n-type drain region 34, and an n-type source region 35 of the gate electrode 32 are also formed in the side of the first surface more than the photodiode 21 with the overlapping plane kept therewith.例文帳に追加

さらに、フォトダイオード２１と平面的に重なりをもって、フォトダイオード２１よりも第１面側に、ｎ型のフローティングディフュージョン３３と、ゲート電極３２のｎ型のドレイン領域３４およびｎ型のソース領域３５が形成されている。 - 特許庁

When the source, drain regions are formed in an NMOS transistor, an N-type impurity is avoided to be injected into a well region 11 under a gate direction extended region 41a by the gate direction extended region 41a of an N^+-block region 41 in an N^+-block resist 51.例文帳に追加

ＮＭＯＳトランジスタのソース・ドレイン領域形成時において、Ｎ^+ブロックレジスト５１におけるＮ^+ブロック領域４１のゲート方向延長領域４１ａによって、ゲート方向延長領域４１ａ下のウェル領域１１には、Ｎ型の不純物が注入されることを回避する。 - 特許庁

A trench 61 formed to reach the n^+ type silicon substrate 1 from the principal surface 72 of the n^+ type silicon substrate 1 so as to contact with the n^- type silicon region 3 having the high resistance, is filled with a conductive body 5 through an insulating material 4, and the conductive body 5 is electrically connected to a source electrode 13.例文帳に追加

また、高抵抗のｎ^−型シリコン領域３に接してｎ^＋型シリコン基板１の主面７２からｎ^＋型シリコン基板１に達するトレンチ６１内に、絶縁体４を介して導電体５を充填し、前記導電体５を電気的にソース電極１３に接続させる。 - 特許庁

The n^+ region 107 is so formed on the main surface 12 as to face the n type source region 103, with the p type base region 105 in between, to adjoin the p type base region 105, having an impurity concentration higher than the n^- region 101.例文帳に追加

ｎ^+領域１０７は、ｐ型ベース領域１０５と隣接するように、ｐ型ベース領域１０５を挟んでｎ型ソース領域１０３と向かい合うように主表面１２に形成され、ｎ^-領域１０１よりも高い不純物濃度を有する。 - 特許庁

A p-type gate region 3 is provided on the surface of an n-type semiconductor layer 2, n-type drain region 4 and source region 5 are respectively provided on the surface of the n-type semiconductor layer holding the gate region 3 there between, and thus the junction field effect transistor is formed.例文帳に追加

ｎ形半導体層２の表面にｐ形のゲート領域３が設けられ、そのゲート領域３を挟んでｎ形半導体層２の表面にｎ形のドレイン領域４およびソース領域５がそれぞれ設けられることにより接合型電界効果トランジスタが形成されている。 - 特許庁

Reference voltages VREFC of voltage levels lower than an operating power source voltage of a decoder are supplied as selection signals to write column selection gates (CGA<0> to CGA<n>, CGB<0> to CGB<n>) prepared in association with bit lines (BL<0> to BL<n>).例文帳に追加

ビット線（ＢＬ＜０＞−ＢＬ＜ｎ＞）に対応して設けられる書込列選択ゲート（ＣＧＡ＜０＞−ＣＧＡ＜ｎ＞、ＣＧＢ＜０＞−ＣＧＢ＜ｎ＞）に対し、選択信号として、デコーダの動作電源電圧よりも低い電圧レベルの基準電圧ＶＲＥＦＣを供給する。 - 特許庁

A gate oxide film is formed on a part of the N drift region of the N+ source region 46, the P well region 44, and outer peripheral part of the N drift region 3, and a gate electrode is formed on the gate oxide film.例文帳に追加

ｎ^+ ソース領域４６のｎドリフト領域側の一部上、ｐウエル領域４４上およびｎドリフト領域３の外周側上には図示しないゲート酸化膜が形成され、このゲート酸化膜上に図示しないゲート電極が形成される。 - 特許庁

Thus, the oxidized film 12 is acceleratedly oxidized on the surface of an area where n-type impurities are injected and the oxidized film 12 becomes thicker than other regions on the surface of an n+-type source region 9, the gate electrode 11 and the n+-type region 16.例文帳に追加

これにより、ｎ型不純物が注入された領域の表面において酸化膜１２が増速酸化され、ｎ^+型ソース領域９、ゲート電極１１、及びｎ^+型領域１６ｂの表面において酸化膜１２の膜厚が他の領域よりも厚くなる。 - 特許庁

The N type impurity for forming a lightly doped source region and drain region 22 of an N type MOS transistor and the N type impurity for forming a base region 26 of a vertical PNP transistor are doped by the same step.例文帳に追加

Ｎ型ＭＯＳトランジスタの低濃度ソース領域及びドレイン領域２２を形成するためのＮ型不純物の導入と、バーチカルＰＮＰトランジスタのベース領域２６を形成するためのＮ型不純物の導入を同一の工程で行う。 - 特許庁

A semiconductor substrate 1 and an n-type semiconductor layer 3 are laminated with a silicon oxide film 2 between, while a p-type semiconductor layer 9 and an n+layer semiconductor layer 11 are formed on the surface of the n-type semiconductor layer 3 with a source electrode 13 and a drain electrode 14 provided, respectively.例文帳に追加

半導体基板１とｎ−型半導体層３とをシリコン酸化膜２を挟んで積層すると共に、当該ｎ−型半導体層３の表面に、ｐ型半導体層９やｎ＋型半導体層１１を形成して、それぞれにソース電極１３、ドレイン電極１４を設ける。 - 特許庁

A transmitter includes a plurality of encoders configured to receive source bit streams from (m) information sources, each of the plurality of encoders including identical (n, k) low-density parity check (LDPC) codes of code rate r=k/n, where (k) is a number of information bits and (n) is codeword length.例文帳に追加

送信機は、ｍ個の情報源からソースビットストリームを受信するように構成された複数の符号化器を含み、複数の符号化器のそれぞれは、ｋが情報ビットの数、ｎが符号語長であるとして、符号化率ｒ＝ｋ／ｎの同一の（ｎ，ｋ）低密度パリティチェック（ＬＤＰＣ）符号を含む。 - 特許庁

An n^- drift layer 2, a first gate layer (p^+ layer) 3, and a p-type source layer 4 are formed on an n^+SiC substrate 1 successively, and at the same time a second gate layer (p^+ layer) 8 is formed in a trench 6 via an n^- channel layer 7.例文帳に追加

ｎ^+ＳｉＣ基板１の上にｎ^-ドリフト層２と第１のゲート層（ｐ^+層）３とｐ型ソース層４とが順に形成されるとともに、トレンチ６内においてｎ^-チャネル層７を介して第２のゲート層（ｐ^+層）８が形成されている。 - 特許庁

An n-channel FET 3 comprises: the high-concentration n-type semiconductor layers 22 forming source/drain; the high-concentration p-type semiconductor layer 33 forming a gate; a low-concentration n-type semiconductor layer 21 under the high-concentration p-type semiconductor layer 33; the first electrode layer 41; and the second electrode layers 42.例文帳に追加

ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。 - 特許庁

An N^- drift layer 2, a first gate layer (P^+ layer) 3, and an N^+ source layer 4 are successively laminated on an SiC board 1, an N^- channel layer 6 is formed on the inner wall of a trench 5, and a second gate layer 3 (P^+ layer) 7 is formed inside.例文帳に追加

ＳｉＣ基板１の上にＮ^-ドリフト層２と第１のゲート層（Ｐ^+層）３とＮ^+ソース層４とが順に積層され、トレンチ５の内壁部にＮ^-チャネル層６が形成されるとともにその内方に第２のゲート層（Ｐ^+層）７が形成されている。 - 特許庁

This power MOS 100 is a vertical device for low breakdown voltage use, and is provided with an n-type source region 14, a p-type body region 8, a p-type body contact region 10, an n-type drift region 6 and an n-type drain region 4 inside a semiconductor substrate 2.例文帳に追加

パワーＭＯＳ１００は、半導体基板２内に、ｎ型のソース領域１４と、ｐ型のボディ領域８と、ｐ型のボディコンタクト領域１０と、ｎ型のドリフト領域６と、ｎ型のドレイン領域４を備えており、縦型の低耐圧用デバイスである。 - 特許庁

When a source drain area of an NMOS transistor is formed, an N type impurity is hard to be injected into a well area 11 under an extended area 41a in the direction of gate because of the extended area 41a in the direction of gate of an N+ block area in an N+ block resist 51.例文帳に追加

ＮＭＯＳトランジスタのソース・ドレイン領域形成時において、Ｎ^+ブロックレジスト５１におけるＮ^+ブロック領域４１のゲート方向延長領域４１ａによって、ゲート方向延長領域４１ａ下のウェル領域１１には、Ｎ型の不純物が注入されることを回避する。 - 特許庁

A vertical semiconductor device 1 has an N-type epitaxial layer 12 and a P-type base layer 13 formed on an N^+type silicon substrate 11, and also has N^+type source layers 14 and P^+ type carrier extraction layers 15 formed on the base layer 13.例文帳に追加

縦形の半導体装置１において、Ｎ^＋型のシリコン基板１１上に、Ｎ型のエピタキシャル層１２及びＰ型のベース層１３を形成し、ベース層１３上にＮ^＋型のソース層１４及びＰ^＋型のキャリア抜き層１５を形成する。 - 特許庁

A semiconductor substrate 1 and n-type semiconductor layer 3 are laminated with a silicon oxide film 2 in between, while a p-type semiconductor layer 9 and n+-layer semiconductor layer 11 are formed on the surface of n-type semiconductor layer 3, with a source electrode 13 and drain electrode 14 provided, respectively.例文帳に追加

半導体基板１とｎ−型半導体層３とをシリコン酸化膜２を挟んで積層すると共に、当該ｎ−型半導体層３の表面に、ｐ型半導体層９やｎ＋型半導体層１１を形成して、それぞれにソース電極１３、ドレイン電極１４を設ける。 - 特許庁

An N-type electric field moderation region 7 having an impurity concentration lower than the average impurity concentration of the N-type drift region 5 is formed so as to contact the side and the bottom of an N-type source region 13 side of the trench offset region 2.例文帳に追加

トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度よりも低い不純物濃度を持つＮ型電界緩和領域７が設けられている。 - 特許庁

The n^--type diffusion areas 44S and 44D are formed in source forming areas S and a drain forming area D respectively in the substrate 40 sandwiching the gate electrodes 42 and n^+-type distribution areas 45S and 45D are formed respectively under the n^--type diffusion areas 44S and 44D.例文帳に追加

このゲート電極４２を挟んで基板４０中のソース形成領域Ｓ及びドレイン形成領域Ｄに、ｎ^−型拡散領域４４Ｓ，４４Ｄをそれぞれ形成し、そのｎ^−型拡散領域４４Ｓ，４４Ｄの下にｎ^＋型拡散領域４５Ｓ，４５Ｄをそれぞれ形成した。 - 特許庁

This method for producing a fluorinated alcohol of the formula: H(CFR1CF2)nCH2OH [(n) is 1 or 2; when (n) is 1, R1 is F or CF3, or when (n) is 2, R1 is F] comprises reacting methanol with tetrafluoroethylene or hexafluoropropylene in the presence of a radical-generating source.例文帳に追加

メタノール及びテトラフルオロエチレン若しくはヘキサフルオロプロピレンをラジカル発生源の存在下に反応させて下記式（１） Ｈ（ＣＦＲ^1ＣＦ_2）_nＣＨ_2ＯＨ （１） 〔ｎ＝１または２であって、ｎ＝１のときＲ^1はＦまたはＣＦ_3を示し、ｎ＝２のときＲ^1はＦを示す。 - 特許庁

When the instantaneous shutdown of the power source occurs immediately after the frame images of (N+11) to (N+29)th are displayed and turns the display of images interrupted, the pattern CPU restarts the drawing and display of images back from the frame of (N+30)th using an I picture as the nearest possible one yet to be displayed.例文帳に追加

Ｎ＋１１〜Ｎ＋２９番目のフレーム画像が表示された直後に電源瞬断が発生して映像表示が中断した場合、図柄ＣＰＵは、まだ表示が行われていない直近のＩピクチャを用いたＮ＋３０番目のフレームから描画表示を再開する。 - 特許庁

A TEOS film is held between the low k dielectric film and a close N-H base film, and the TEOS films 12, 24, 36 and 48 suppress the diffusion of N-H bases such as amine and the like from the N-H base source film to the low k dielectric film.例文帳に追加

この低ｋ誘電体膜と近接Ｎ−Ｈ塩基膜の間にＴＥＯＳ膜が挟まれ、このＴＥＯＳ膜１２，２４，３６，４８が、Ｎ−Ｈ塩基源膜から低ｋ誘電体膜へのアミンまたは他のＮ−Ｈ塩基の拡散を抑制する。 - 特許庁

An n++-type drain region 4 is formed in comb shape, in plan view, and surrounded by an n-type semiconductor layer 3, a p+-type well region 5, an n++-type source region 6, and a p++-type base contact region 7.例文帳に追加

平面形状において、ｎ^++形ドレイン領域４が略くし形の形状に形成され、ｎ形半導体層３、ｐ^+形ウェル領域５、ｎ^++形ソース領域６、ｐ^++形ベースコンタクト領域７がｎ^++形ドレイン領域４を囲むように形成されている。 - 特許庁

In NMISFET, a gate insulating film 4n, an n-type gate electrode 5n and a second silicide film 11n are formed on a semiconductor substrate 1, and a first n-type source/drain area 6n is formed on the semiconductor substrate 1 positioned below the side of the n-type gate electrode 5n.例文帳に追加

ＮＭＩＳＦＥＴは、半導体基板１上にゲート絶縁膜４ｎ、ｎ型ゲート電極５ｎ及び第２のシリサイド膜１１ｎが形成され、ｎ型ゲート電極５ｎの側方下に位置する半導体基板１には第１のｎ型ソース／ドレイン領域６ｎが形成されている。 - 特許庁

An n-type source 11s is formed in the well region 23 for p-type channel next to the gate electrode 11g, and an n-type drain 11d is formed in the n-type medium-concentration drain region 24 provided with a space from the gate electrode 11g.例文帳に追加

Ｐ型チャネル用ウエル領域２３にゲート電極１１ｇに隣接してＮ型ソース１１ｓが形成され、Ｎ型中濃度ドレイン領域２４にゲート電極１１ｇとは間隔をもってＮ型ドレイン１１ｄが形成されている。 - 特許庁

In an n-type well potential power supply region 109 connected with a VDD wiring 105, for example, impurity concentration of a high concentration n-type impurity diffusion layer 112 which constitutes the region 109 is made higher than that of a source/drain region 104 formed of the high concentration n-type impurity diffusion layer, and resistance value is made small.例文帳に追加

ＶＤＤ配線１０５に接続されるＮ型ウエル電位給電領域１０９を、例えばそれを構成する高濃度Ｎ型不純物拡散層１１２の不純物濃度を、高濃度Ｎ型不純物拡散層で形成されたソース・ドレイン領域１０４よりも高くし、抵抗値を小さくする。 - 特許庁

The channel portion of the N-channel transistor A is used in common with a P-type drain 7a of the P-channel transistor B, and the channel portion of the P-channel transistor B is used in common with an N-type source 5b of the N-channel transistor A to make the memory cell highly integrable.例文帳に追加

ＮチャネルトランジスタＡのチャネル部とＰチャネルトランジスタＢのＰ型ドレイン７ａとを共用すると共に、ＰチャネルトランジスタＢのチャネル部とＮチャネルトランジスタＡのＮ型ソース５ｂとを共用することによって高集積化する。 - 特許庁

When the User#n reception control part 31 of a target base station 3 receives a context transfer, the control part 31 informs a User#n resource of radio parameters, between a source base station and the mobile received by the context transfer, and issues a reception-start trigger for a pilot symbol, to a User#n demodulation part 32.例文帳に追加

ターゲット基地局３のＵｓｅｒ＃ｎ受信制御部３１は、リソース確保のトリガを受信した場合、Ｕｓｅｒ＃ｎのリソースにリソース確保のトリガで受信したソース基地局と移動機との間の無線パラメータを通知し、パイロットシンボルの受信開始トリガをＵｓｅｒ＃ｎ復調部３２に発行する。 - 特許庁

A channel region between an n^+ source region 6a and an n^- expansion drain region 2 is constructed from a (p) epitaxial layer 21 of uniform density to incur discontinuous density distribution in the vicinity of a pn junction between the n^- expansion drain region 2 and the (p) epitaxial layer 21.例文帳に追加

ｎ^+ソース領域６ａとｎ^-拡張ドレイン領域２との間のチャネル領域を、均一な濃度のｐエピタキシャル層２１で構成し、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１とのｐｎ接合付近に不連続な濃度分布を生じさせる。 - 特許庁

A gate electrode 9 formed of polysilicon is formed on a gate oxide film selectively formed on the n+ source region 5, the p-well region 3 and the n-offset region 4, and a field oxide film 12 is formed on the side of the n+ drain region 6 in the gate electrode 9.例文帳に追加

ポリシリコンで形成されるゲート電極９は、ｎ^+ ソース領域５上とｐウエル領域３上とｎオフセット領域４上に選択的に形成されたゲート酸化膜の上に形成され、ゲート電極９の内、ｎ^+ ドレイン領域６側はフィールド酸化膜１２が形成される。 - 特許庁

Thus, heat treatment for promoting the solid-phase reaction of the source/drain electrodes and the n-type gallium nitride substrate 1 is performed.例文帳に追加

その後、ソース／ドレイン電極とｎ型窒化ガリウム基板１との固相反応を促進するための熱処理を施す。 - 特許庁

An n+Si layer is formed between the source electrode 110 or drain electrode 111 and semiconductor layer.例文帳に追加

ソース電極１１０あるいはドレイン電極１１１と半導体層の間にはｎ＋Ｓｉ層が形成されている。 - 特許庁

A resist pattern 2 for forming a source/drain electrode region 3 is formed on a n-type gallium nitride substrate 1.例文帳に追加

ｎ型窒化ガリウム基板１上に、ソース／ドレイン電極領域３を形成するためのレジストパターン２を形成する。 - 特許庁

Further, a silicon nitride film 10 that covers the n-GaN layer 2d, the source electrode 4, and the drain electrode 5 is formed.例文帳に追加

更に、ｎ−ＧａＮ層２ｄ、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０が形成されている。 - 特許庁

A lower layer silicon nitride film is formed by a CVD method by using NH_3 as the nitrogen source gas and contains more N-H bondings than that in the upper layer.例文帳に追加

下層の窒化シリコン膜は、窒素ソースガスにＮＨ_３を用いてＣＶＤ法で形成され、Ｎ−Ｈ結合を上層よりも多く含む。 - 特許庁

A source electrode 11d and a drain electrode 11e are formed on both sides of the semiconductor layer 11b via an n+Si layer 11c.例文帳に追加

半導体層１１ｂの両側には、ｎ＋Ｓｉ層１１ｃを介してソース電極１１ｄとドレイン電極１１ｅとが形成される。 - 特許庁

A field emission type electron source element 10a and Peltier element 30 are formed on the side of a main surface of an n-type silicon substrate 1.例文帳に追加

ｎ形シリコン基板１の主表面側に電界放射型の電子源素子１０ａとペルチェ素子３０とが形成されている。 - 特許庁

In the semiconductor device 1, a source area 13 is formed by doping N-type impurities into an epitaxial layer 3 composed of SiC.例文帳に追加

半導体装置１において、ＳｉＣからなるエピタキシャル層３にＮ型不純物をドーピングすることによりソース領域１３を形成する。 - 特許庁