「P シリコン」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

A gate electrode 5 is formed on the upper surface of a p-type region 2 in the p-type region 2 and an n-type region 3 formed adjacent in a silicon substrate 1 via a gate insulating film 4.例文帳に追加

シリコン基板１内に隣接して形成されたＰ型領域２とＮ型領域３のうちＰ型領域２の上面に、ゲート絶縁膜４を介してゲート電極５を形成する。 - 特許庁

After a P+-type or N+-type wafer which are subjected to high density doping is prepared, the surface is subjected to anodic reaction, thereby simply obtaining a thick porous silicon layer.例文帳に追加

高濃度ドーピングされたp^+型またはn^+型ウェーハを用意した後、その表面を陽極反応させることにより簡単に厚い多孔質シリコン層が得られる。 - 特許庁

Under that state, the epitaxial layer 18 exposed to the inner sidewall of the trench 4 is implanted with impurities for controlling to P type, and then the silicon substrate 2 is heated thus forming a P^- type reduced surface field layer 9.例文帳に追加

この状態で、トレンチ４の内側壁に露出したエピタキシャル層１８にＰ型への制御のための不純物が注入された後、シリコン基板２が加熱されて、Ｐ^-型のリサーフ層９が形成される。 - 特許庁

An adhesive layer 4, constituted of, for example, a P-SiO film, a P-SiON film or PE-SiO film, is formed between the fluorinated silicate glass film 3 and the silicon nitride film 5.例文帳に追加

そして、フッ素化ケイ酸塩ガラス膜３とシリコン窒化膜５との間に、例えばＰ−ＳｉＯ膜、Ｐ−ＳｉＯＮ膜、またはＰＥ−ＳｉＯ膜からなる接着層４が形成される。 - 特許庁

N+ type diffusion regions 6a-6d as well as P- type diffusion region 5a and the like are formed on the surface and its vicinity of an N- type epitaxial layer 2 on a p-type silicon substrate 1.例文帳に追加

ｐ型シリコン基板１上のＮ−型エピタキシャル層２の表面およびその近傍にＮ＋型拡散領域６ａ〜６ｄおよびＰ型拡散領域５ａ等が形成されている。 - 特許庁

In a semiconductor memory device 70, each STI (shallow trench isolation) 2 is buried in a first main face (surface) of a semiconductor substrate 1, which is P-type silicon in a word-line direction.例文帳に追加

半導体記憶装置７０では、ワード線方向において、P型シリコンである半導体基板１の第１主面（表面）にＳＴＩ（シャロートレンチアイソレーション）２が埋設される。 - 特許庁

Since the P-type semiconductor diffusion region 160 is provided, no potential barrier is provided on the way from the surface of silicon substrate 110 to the P-type well region 120.例文帳に追加

このＰ型半導体拡散領域１６０を設けたことにより、シリコン基板１１０の表面からＰ型ウエル領域１２０に至る間の中途位置でポテンシャルバリアをもたないものとなる。 - 特許庁

A polycrystalline silicon gate electrode 13 in which both end portions are N+ type parts 131 and a prescribed length between the end portions is a P+ type part 132 is formed on a P-type well region 11, via a gate oxide film 12.例文帳に追加

Ｐ型のウェル領域１１上にゲート酸化膜１２を介して、両端部がＮ^^+ 型部分１３１かつその間の所定距離がＰ^+ 型部分１３２となっている多結晶シリコンゲート電極１３が形成されている。 - 特許庁

A p-type diffusion layer 111a is formed on a surface part of the n-type epitaxial layer 104 being isolated from the p-type silicon substrate 101 and made a top gate of the junction field effect transistor 151.例文帳に追加

前記Ｐ型シリコン基板１０１から離れて前記Ｎ型エピタキシャル層１０４の表面部分にＰ型拡散層１１１ａを形成し、接合型電界効果トランジスタ１５１のトップゲートとする。 - 特許庁

A high-concentration P-type impurity diffusion layer 3 is formed over the whole surface by the diffusion of the P-type impurity in the bottom face of the N^- type silicon substrate 1.例文帳に追加

Ｎ^-型シリコン基板１の底面内には、Ｐ型不純物の拡散によって、高濃度のＰ型不純物拡散層３が全面的に形成されている。 - 特許庁

The high voltage durability HEMT includes a III-nitride semiconductor body 12 formed over the P type conductive (111) silicon layer 16 and forming a heterojunction of the HEMT.例文帳に追加

高電圧耐久HEMTは、P型導電性の(111)シリコン層１６上に形成したIII族窒化物半導体本体１２であって、HEMTのヘテロ接合を形成する、III族窒化物半導体本体も備える。 - 特許庁

In a silicon-based power semiconductor device having a super junction structure where an N-type column and a P-type column are repeated alternately, an element having a boron diffusion-suppressing effect is added to the P-type column.例文帳に追加

本願発明は、Ｎ型カラムとＰ型カラムが交互に繰り返されるスーパジャンクション構造を有するシリコン系パワー半導体装置において、前記Ｐ型カラムには、ボロン拡散抑制効果を有する元素が添加されている。 - 特許庁

In the temperature detection part 60, a high concentration p-type region 63 is disposed in a p-type region 61 and a high concentration n-type region 62 is disposed by n-type silicon layer 53, and wiring patterns 66A, 66B are connected thereto.例文帳に追加

また、温度検出部６０は、ｐ型領域６１に高濃度ｐ型領域６３を設け、ｎ型のシリコン層５３により高濃度ｎ型領域６２を設け、ここに配線パターン６６Ａ、６６Ｂを接続した。 - 特許庁

To provide a silicon wafer for a p-type high-frequency device by enabling a region where p/n-type inversion is caused to be formed within a depth range deeper than that of a carbon-doped wafer.例文帳に追加

ｐ／ｎ型反転の起きる領域を炭素ドープウェーハに比べてより深々度範囲に形成可能とし、ｐ型の高周波デバイス向けシリコンウェーハを提供する。 - 特許庁

The lead-out electrode 3, which is formed in a self-aligned manner for forming a P+-type diffusion layer and composed of P+-type polycrystalline silicon, is laid out so that the lengths of the electrode 3 from the four sides of the opening 4 of the electrode 3 become equal to each other.例文帳に追加

Ｐ^+型拡散層を形成するためのＰ^+型多結晶シリコンからなる引き出し電極３の長さを、セルフアラインで形成した引き出し電極３の開口部４の四辺から等しくなるようにレイアウトする。 - 特許庁

An N-type well diffusion layer 32 serving as a drain is formed in a P-type silicon substrate 30, and two P-type diffusion layers 34a and 34b that are separate from each other are provided in the well diffusion layer.例文帳に追加

Ｐ型シリコン基板３０にドレインとなるＮ型ウエル拡散層３２が形成されており、そのウエル拡散層３２内に互いに分離した２つのＰ型拡散層３４ａと３４ｂが形成されている。 - 特許庁

In the semiconductor device, a p-type MOSFET 25 and an n-type MOSFET 26 are respectively formed in an n-type well region 17 and a p-type well region 18 provided on the surface of a silicon substrate 1.例文帳に追加

シリコン基板１表面のｎ型ウェル領域１７及びｐ型ウェル領域１８にはそれぞれｐ型ＭＯＳＦＥＴ２５及びｎ型ＭＯＳＦＥＴ２６が形成されている。 - 特許庁

A p-layer formation chamber 11 has a sealing gate 12 by stacking one layer of amorphous silicon p-type thin film on a piece-like stacking object 99.例文帳に追加

ｐ層生成チャンバー１１は、片状の積層対象物９９に一層のアモルファスシリコンｐ型薄膜を積層し、密封口１２を有する。 - 特許庁

The diaphragm is formed of a silicon layer having a high concentration P type impurity and the peak concentration of the P type impurity is set in the inner section of the diaphragm in the depth direction of the diaphragm.例文帳に追加

振動板を高濃度のＰ型不純物シリコン層で形成し、振動板の厚さ方向で振動板内部に高濃度Ｐ型不純物のピーク濃度を持たせた。 - 特許庁

In order to reduce the AC amplitude of a drive voltage from 30-150 Vo-p to 12-30 Vo-p, a silicon wafer of super-low resistance (<0.004 Ω-cm) is employed as the substrate of an SDA micro motor.例文帳に追加

駆動電圧を交流振幅で３０〜１５０Ｖｏ−ｐから１２〜３０Ｖｏ−ｐに大幅に減少するべく、超低抵抗（＜０．００４Ω−ｃｍ未満）のシリコンウェハをＳＤＡ微小モータの基板として用いる。 - 特許庁

The first semiconductor region (the p-layer 6), the intrinsic region (the i-layer 7), the second semiconductor region (the p-layer 8), and the third semiconductor region (the n-layer 9) are arranged in line in order along a surface direction of the silicon film 11.例文帳に追加

第１の半導体領域（ｐ層６）、真性半導体領域（ｉ層７）、第２の半導体領域（ｐ層８）、及び第３の半導体領域（ｎ層９）は、シリコン膜１１の面方向に沿って、順に一列に配置されている。 - 特許庁

To restrict a short-channel effect and increase a drain current at the operation of a transistor without increasing a leak current when polysilicon doped with P or As is used as a contact to a diffusion layer of a MOS transistor.例文帳に追加

ＭＯＳトランジスタの拡散層へのコンタクトとしてP またはAsをドープした多結晶シリコンを用いる場合に、短チヤネル効果を抑制し、リーク電流を増加させることなく、トランジスタの動作時のドレイン電流を増加させる。 - 特許庁

The method further comprises a step of sequentially laminating a polysilicon film 331 containing an impurity for imparting a P-type conductivity type and a P-type well 332 in this order on the film 352.例文帳に追加

絶縁膜３５２上に、Ｐ型の導電型を与える不純物を含んだポリシリコン膜３３１およびＰ型のウェル部分３３２をこの順に積層する。 - 特許庁

An n-type impurity layer 6 with a different conductivity type from that of an adjacent region is provided between a p-type impurity layer 4 of the collector region of the outermost region of a pnp bipolar transistor 5 and a p-type silicon substrate 1.例文帳に追加

ｐｎｐバイポーラトランジスタ５の最外領域のコレクタ領域であるｐ型不純物層４とｐ型シリコン基板１との間に、隣接領域と導電形が異なるｎ型の不純物層６を設ける。 - 特許庁

Then, nano-columns 6 uniform in height are formed through a rotation polishing process using a silicon CMP technique (Figure 1 (b)), a p-type GaN substrate 7 is laminated on the p-type GaN nano-columns 5 and pasted together by heating/pressing (Figure 1 (c)).例文帳に追加

次に、シリコンＣＭＰ技術を用いて回転研磨を行い、均一な高さのナノコラム６を形成し（図１（ｂ））、ｐ型ＧａＮナノコラム５上に、ｐ型ＧａＮ基板７を積層し、加熱・加圧して貼合わせる（図１（ｃ））。 - 特許庁

The photodetector comprises a photodetectro section having a p-type diffused layer 101 and a p-type semiconductor layer 102 sequentially formed on a silicon substrate 100, and an n-type diffused layer 103 provided near a surface of the layer 102.例文帳に追加

シリコン基板１００上に、順に、Ｐ型拡散層１０１と、Ｐ型半導体層１０２とを備え、このＰ型半導体層１０２の表面付近に、Ｎ型拡散層１０３を設けて受光部を構成する。 - 特許庁

A method for manufacturing the semiconductor device includes a step of forming a p-type well region 2 and an element isolation region 3 in a p-type silicon substrate 1 in a transistor forming region for the memory, and then a step of forming a gate insulating film 4 and a gate electrode 5 on an active region.例文帳に追加

メモリ用トランジスタ形成領域におけるＰ型シリコン基板１にＰ型ウェル領域２及び素子分離領域３を形成した後、活性領域上にゲート絶縁膜４及びゲート電極５を形成する。 - 特許庁

In a silicon substrate 1, an n-well 3 is formed in a p-channel MISFET forming region, and a p-well 4 is formed in an n-channel MISFET forming region.例文帳に追加

シリコン基板１に、ｐチャネルＭＩＳＦＥＴ形成領域にｎ型ウェル３を、ｎチャネルＭＩＳＦＥＴ形成領域にｐ型ウェル４を形成する。 - 特許庁

An n-type well region 3 and a p-type well region 4 are formed on the surface of a p-type silicon substrate 1, and an element separation insulation film 2 separates between the well regions 3 and 4.例文帳に追加

ｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。 - 特許庁

An N-well 2 is formed on the surface of a P-type silicon substrate 1, and an N^+-diffusion area 3 (N-well potential control electrode) and P^+-diffusion area 4 (anode) are formed on the surface of the N-well.例文帳に追加

Ｐ型シリコン基板１の表面にＮウエル２を形成し、Ｎウエル２の表面にＮ^＋拡散領域３（Ｎウエル電位制御用電極）及びＰ^＋拡散領域４（アノード）を形成する。 - 特許庁

An n-type well 6 and a p-type well 7 are formed in the silicon layer 4 of the SOI substrate 1 and pluralities of p^+-type diffusion regions 9 (anodes) and n^+-type diffusion regions 10 (base electrodes) are alternately arranged on the surface of the n-type well 6.例文帳に追加

ＳＯＩ基板１のシリコン層４にＮウエル６及びＰウエル７を形成し、Ｎウエル６の表面に、夫々複数個のＰ^＋拡散領域９（アノード）及びＮ^＋拡散領域１０（ベース電極）を交互に配列する。 - 特許庁

A p-well layer 9 and an n-well layer 15 are provided in parallel on the main surface of a p-type silicon substrate 1, and an STI8 is provided selectively to the surface area of the well layer.例文帳に追加

Ｐ型シリコン基板１の主面には、Ｐウエル層９及びＮウエル層１５が並設され、ウエル層の表面部分に選択的にＳＴＩ８が設けられている。 - 特許庁

In the base layer 3, a p^+ layer 12, whose p-type impurity concentration is higher than an average value of the p-type impurity concentration of the base layer 3 and is smaller in thickness than the base layer is formed adjacent to the boundary between the base layer 3 and p-type polysilicon layer 8.例文帳に追加

ベース層３において、ベース層３とｐ型ポリシリコン層８との界面近傍には、ｐ型不純物濃度がベース層３のｐ型不純物濃度の平均値より高く、厚さがベース層の厚さに比して極めて薄いｐ^+層１２が形成されている。 - 特許庁

A P-type high-concentration impurity diffusion layer 130 is provided in the region jointing to the ground wiring 130 of the silicon substrate 10, and a P-type semiconductor diffusion region 160 is provided in the region between the P-type high-concentration impurity diffusion layer 140 and the P-type well region 120.例文帳に追加

シリコン基板１０のグランド配線１３０を接合する領域には、Ｐ型高濃度不純物拡散層１４０が設けられ、このＰ型高濃度不純物拡散層１４０とＰ型ウエル領域１２０との間の領域には、Ｐ型半導体拡散領域１６０が設けられている。 - 特許庁

Then, the deep p-type implantation region is annealed up to a surface of the silicon carbide surrounding the shallow n-type implantation region at temperature and time sufficient for lateral diffusion without vertically diffusing the embedded deep p-type implantation region up to the silicon carbide substrate surface through the shallow n-type implantation region.例文帳に追加

その後、前記深いｐ型注入領域を前記浅いｎ型注入領域を囲む炭化シリコン表面まで、該埋め込まれた深いｐ型注入領域を該浅いｎ型注入領域を通って炭化シリコン基板表面まで縦方向に拡散させることなく、側方拡散させるのに十分な温度及び時間でアニールする。 - 特許庁

The semiconductor device has silicon substrates (N-type well 8 and P-type well 9), on which a trench 2 is formed and impurity regions (N-type well contact diffusion layer region 4 and P-type well contact diffusion layer region 6) that are conductive, similar to the well and is formed so as to be more heavily concentrated across the area, from the side surface of the trench 2 to the silicon substrate surface.例文帳に追加

半導体装置は、トレンチ２が形成されたシリコン基板（Ｎウェル８、Ｐウェル９）と、トレンチ２の側面からシリコン基板表面にかけて、ウェルと同じ導電型で、当該ウェルより高濃度で形成された不純物領域（Ｎ型ウェルコンタクト拡散層領域４、Ｐ型ウェルコンタクト拡散層領域６）と、を備える。 - 特許庁

The diode element 24 comprises a P-type well 21 formed in the semiconductor substrate 1, an N-type diffusion layer 8 formed on a P-type well 21 in the semiconductor substrate 1, an N-type second polysilicon film 9 formed in an upper side of the N-type diffusion layer 8 on the semiconductor substrate 1 and a nickel cilicide 12 formed on the second polysilicon film 9.例文帳に追加

ダイオード素子２４は、半導体基板１に形成されたＰ型ウェル２１と、半導体基板１におけるＰ型ウェル２１の上に形成されたＮ型拡散層８と、半導体基板１上におけるＮ型拡散層８の上側に形成されたＮ型の第２のポリシリコン膜９と、第２のポリシリコン膜９の上に形成されたニッケルシリサイド１２とを含む。 - 特許庁

A solution containing water content of ≥10 wt.% is used at a hydrofluoric acid solution for electrolyte etching using the p-type silicon substrate, which has an etching start groove and has ≥30 Ω cm substrate resistivity, as an anode by dipping the p-type silicon substrate in the hydrofluoric acid solution together with a counter electrode arranged opposite the surface where the groove is formed.例文帳に追加

エッチング開始用溝の形成された基板抵抗率が３０Ω・ｃｍ以上のｐ型シリコン基板を、該溝の形成された面に対向するように配置された対向電極とともにフッ化水素酸溶液に浸漬し、上記シリコン基板を陽極として電解エッチングする際に、上記フッ化水素酸溶液として溶媒中の水含有率が１０重量％以上である溶液を用いた。 - 特許庁

On the silicon layer 33, an n-type well area 34 is formed in a racetrack shape pattern, in inner area and outer area of which p-type base areas 35a, 35b of the MOSFETs 21a, 21b are respectively formed to reach a silicon oxide film 32 through p-type well areas 44a, 44b.例文帳に追加

シリコン層３３に、ｎ型ウェル領域３４がレーストラック形状のパターンで形成され、その内側領域および外側領域にＭＯＳＦＥＴ２１ａ、２１ｂのｐ型ベース領域３５ａ、３５ｂがｐ型ウェル領域４４ａ、４４ｂを介してシリコン酸化膜３２に到達するようにそれぞれ形成されている。 - 特許庁

This semiconductor device includes: a silicon substrate 101 with a recess part DP1 formed at the back thereof; a p-type semiconductor layer 103 grown on the back and on a top face on the opposite side in the silicon substrate 101; and a MOSFET including a source electrode 108s and a drain electrode 108d, which are formed separately upward or sideward of the p-type semiconductor layer 103.例文帳に追加

裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。 - 特許庁

The semiconductor device is provided with a p-type silicon substrate 1 having a main surface, trenches 2 formed on an element isolation region in the main surface of the p-type silicon substrate 1, inner wall oxide films 3 formed on the inner walls of the trenches 2, nitride oxide layers 4 formed on the surfaces of the inner wall oxide films 3 and separated oxide films 5 embedded into the trenches 2.例文帳に追加

本発明の半導体装置は、主表面を有するｐ型シリコン基板１と、ｐ型シリコン基板１の主表面における素子分離領域に形成されたトレンチ２と、トレンチ２の内壁上に形成された内壁酸化膜３と、内壁酸化膜３の表面に形成された窒化酸化層４と、トレンチ２内に埋め込まれた分離酸化膜５とを備える。 - 特許庁

The manufacturing method of the solar battery cell is provided with (a) a step of forming a rear surface Al electrode 4 containing aluminum on the rear surface of a p-type silicon substrate 1 as a cell main body; and (b) a step of forming a front surface electrode 7 containing silver having ionizing tendency smaller than that of aluminum and glass on the front surface of the p-type silicon substrate 1.例文帳に追加

本発明に係る太陽電池セルの製造方法は、（ａ）アルミニウムを含有する裏面Ａｌ電極４をセル本体であるｐ型シリコン基板１の裏面側に形成する工程と、（ｂ）アルミニウムよりもイオン化傾向が小さい銀と、ガラスとを含有する表面電極７をｐ型シリコン基板１の表面側に形成する工程とを備える。 - 特許庁

To manufacture high purity silicon nitride powder suitable for use as a release agent for production of polycrystalline silicon through direct nitriding of metallic silicon easy to mass-produce by lowering the contents of metal impurities present by ≥10 μg/g, such as Al, Ca and Mg and impurities which are B, P and As as dopants of p- and n-type semiconductors.例文帳に追加

１０μｇ／ｇ以上に存在するＦｅ、Ａｌ、Ｃａ、Ｍｇ等のような金属不純物と、ｐ型、ｎ型半導体のドープ剤であるＢ、Ｐ、Ａｓとの不純物含有量を著しく少なくし、多結晶シリコン製造用離型材として好適な高純度の窒化ケイ素粉末を、量産化の容易な金属シリコンの直接窒化法によって製造する。 - 特許庁

This n-channel MOS transistor includes the gate electrode pattern made of a conductive metal nitride formed on a p-type silicon active region through a gate insulating film, n-type source and drain regions formed on one side of the gate electrode pattern and on the other side respectively in the p-type silicon active region, and the conductive metal oxide contains Si and V group elements.例文帳に追加

ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 - 特許庁

The photoelectric conversion efficiency of the photoelectric conversion semiconductor device can be improved by vanishing defect levels in the semiconductor device and removing contaminant metals from the semiconductor device, by treating a semiconductor layer having the p-n structure of n-type polycrystalline silicon 12 and p-type polycrystalline silicon 13 with a solution 15 containing a nonmetallic cyanogen compound or an alcoholic solution containing a metallic cyanogen compound.例文帳に追加

ｎ型多結晶シリコン１２及びｐ型多結晶シリコン１３のｐｎ構造を有する半導体層を、非金属系シアン化合物を含む溶液１５又は金属系シアン化合物を含むアルコール溶液により処理することにより、光電変換半導体装置における欠陥準位の消滅及び汚染金属を除去して、その光電変換効率の向上が実現できる。 - 特許庁